Изобретение относитс к импульс ной технике и может быть использовано в системах св зи и электронной коммутации. Известно кодирующее устройство последовательного приближени , содержащее генератор тактовых импульсов , выход которого через блок управлени соединен с входами цифр аналогового преобразовател , выход которого соединен с входом компаратора , выход которого соединен с управл ющим входом блока управлени , а выход источника опорного напр жени соединен с опорным входом цифроаналогового преобразовател С . Недостатком устройства вл етс низка точность преобразовани . Известно кодируюьдее устройство последовательного приближени , содержащее блок ввода информации, вы ходы которого соединены с входами компаратора, параллельно входам ко паратора подключены два диода, вкл ченных встречно-параллельно, входы компаратора соединены с выходами двух блоков эталонов, а выход с входом блока управлени , первый и второй выходы которого соединены с установочным и управл ющим входами регистра последовательного приближени , третий выход соединен с управл ющими входами двух коммутаторов , разр дные входы которых подключены к разр дным выходам регистра последовательного приближени , а разр дные выходы к разр дным входам блоков эталонов 2 1. . Недостатком устройства вл етс низка точность преобразовани . Цель изобретени - повьлшение точности преобразовани . Указанна цель достигаетс тем, что в кодирующее устройство последовательного приближени , содержащее блок ввода информации, первый выход которого соединен с первым входом, компаратора, выходом первого блока эталонов, анодом первого и катодом второго диодов , второй выход - с вторым входом компаратора, выходом второго блока эталонов, катодом первого и анодом второго диодов, выход компаратора соединен с первым входом блока управлени , первый и второй . выходы которого соединены с убтановочным и управл ющим входами регистра последовательных приближений, тактовый вход которого соединен с вторым входом блока управлени , введен дополнительный регистр последовательных приближени., тактовый вход которого соединен с вторым ,входом блока .управлени , управл ющий и установочный входы - с третьим и первым выходами блoka управлени , а разр дные выходы - с разр дными входами второго блока эталонов , причем разр дные выходы регистра последовательных приближений соединены с разр дными входами первого блока эталонов. На фиг. 1 приведена структурна электрическа схема устройства/ на фиг. 2 - структурна электрическа схема блока управлени . Устройство содержит блок 1 ввода информации, компаратор 2, дио ды 3 и 4, блоки 5 и 6, эталонов, блок 7 управлени , регистры 8 и 9 последовательных приближений. Блок 7 управлени (фиг.2.) содер жит делитель 10 частоты, блок 11 вы делени импульса установки, инверто 12, формирователь 13 кода, входы 14 и 15 и ВЫХОДЫ16-19. Входы 20 и 21 вл ютс входс1ми компаратора 2. Входное напр жение поступает на блок 1, который осуществл ет преобразование синфазного входного сигна ла в дифференциальныйО Дл осуществ лени процесса, последовательного приближени к входам компаратора 2 через диоды 3 и 4 подключаютс одно временно эталонные напр жени от бл ков 5 и 6.. Блок 7 формирует управл щие сигналы дл работы регистров 8 и 9. Так как параллельнЬ входам ком паратора 2 подключены диоды, диапаз изменени напр жени на компараторе 2 не может превысить величины падени напр жени на диоде. Это позвол ет упростить компаратор и повысит точность преобразовани . Регистр 8 синхронизируетс одноф ной последовательностью тактовых им пульсов, которые приход т на вход синхронизации ( , и выходы измен ют свое состо ние с приходом положительного фронта импульса синх низации. Регистр 8 имеет вход запус ка (уст ) при наличии уровн логического нул , на котором синхронно с импульсом синхронизации все разр ные выходы, кроме старшего, устанав ваютс в состо ние логической едини цы, а старший разр дный выход - в состо ние логического нул . Это состо ние регистра 8 сохран етс независимо от следующих импуль сов синхронизации до тех пор, пока состо ние на входе запуска ( уст ) не изменитс на логическую единицу, что дает возможность схеме начать процесс последовательного приближени . Регистр 9 работает аналогичным образом. В процессе последовательного приближени , синхронно с импульсом Синхронизации , данные,имеющиес на входе упрГ , поступают на старший разр дный выход, в это же врем следующий разр дный выход переходит в состо ние логического нул . На следующем такте синхронизации данные поступают на .следующий по старшинству разр дный выход (сигнал на старшем разр дном выходе уже не измен етс до конца процесса приближени ). После установки всех разр дных выходов новый цикл последовательного приближени может быть начат подачей уровн логического нул на вход запуска, после чего сбрасываютс все разр дные выходы, и вновь начинаетс процесс приближени . Блоки 5 и б построены таким образом , что по вление логического нул на одном из разр дных выходов регистров 8 и 9 приводит к по влению на выходах блоков 5 и б эталонного напрджени , соответствз щего данному разр ду. По вление логической единицы на одном из разр дных выходов регистров 8 и 9 приводит соответственно к выключению этого разр да. Блок 7 предназначен дл формировани сигналов управлени и установки регистров 8 и 9, а также дл формировани выходного кода. Импульс установкИ|поступающий на выход 18 блока 7, формируетс из последовательности импульсов тактовой частоты с помодью делител 10 и блока 11. Этот импульс по вл етс один раз за врем одного процесса приближени . Делитель 10 имеет коэффициент делени не меньший, чем число разр дов, кодировани . Сигнал управлени регистром 9, поступающий на выход 16, блока 7,лвл етс выходным сигналом компаратора 2, приход щим на вход 15 блока 7. Сигнал управлени регистром 8, поступающий на выход 17 блока 7, вл етс проинвертированным выходным сигналом компаратора. Инверси выходного сигнала компаратора 2 осуществл етс с помощью инвертора 12. Блок 7 осуществл ет также получение выходного сигнала, поступающего на выход 19 блока 7, в натуральном двоичном коде. Получение выходного сигнгша в Haf туральном двоичном коде осуществл етс с пo жэщью формировател 13. Работа формировател 13 заключаетс в следующем. Синхронно с окончанием импульса установки с выхода блока 11 определ етс знак кодируемой выборки. Если кодируема выборка положительна , то выходной сигнал компаратора поступает на выход 16 блока 7 непо редственно, если же выборка отрица тельна - то с выхода инвертора 12. В процессе уравновешивани рабо та отдельных блоков устройства и их взаимодействи осуществл ютс следующим образом. Процесс уравновешивани рассмат риваетс дл четырехразр дного кодирующего устройства. Введены еледующие обозначени :: К - логическ переменна , принимающа значение логический ноль (в дальнейшем если выходной сигнал компаратора 2 соответствует логическому нулю, или а единица (в дальнейшем зсли выходной сигнал компаратора 2 соответствует логической единице, логическа переменьа К обозначает инверсию, логической переменной К, 1,1) напр жени на входах 20 и 21 компаратора в -м такте по.сле-. довательного приближени / U -Ц.- U дифференциальное Йс1пр жение на входе компаратора 2 в i-M такте последолате-ibHoro приближени , ; и выходные напр жени блоко 5 и б в -м такте последовательного приближени . Блоки 5. и 6 имеют эталоны со следующими значени ми: u2A, 4Д где величина 4д - соответствует эталону старшего разр да, а Дсоответственно млгщшего. В этом слу чае мак,симальна величина выборки кодируемого сигнала U «, Предположим, что вйтичина выборки сигнала, действующего на входе блока 1 11 3 1/2д, тогда напр жени U(4 и Uta, действующие на вхо дах 20 и 21 компаратора , определ ютс следующим образом: Ucu 1 3/4 и, Ucl -1 3/4 л. В первом такте процесса последов тельного приближени на входы уст регистров 8 и 9 подаетс уровень логического нул , и с приходом поло жительного фронта тактовой частоты входы такт. регистров 8 и 9 стар шие разр дные выходы этих регистров устанавливаютс в состо ние логичес кого нул , включа тем самы старши разр д в Обоих блоках 5 и б. напр жени гДЗ;, и U. входах :20 и 21 компаратора 2 определ ютс следующим образом Ч сг14г 1 -4 - |А.л , , г Ui-UcaVJav U U U --2ii-( Так как напр жеиие на входе 20 комп ратора 2 превышает напр жение на вх де 21, то (КгО),а это означаег, что в соответствии с алгоритмом работы блока 7 и регистров 8 и 9, стггрший разр д блока 5 должен остатьс включенным до конца процесса приближени , а старший разр д блока 6 должен быть отключен. Данный тактовый интервал вл етс моментом определени знака кодируемой выборки входного сигнала, а значение переменной означает, что данна выборка положительна.В следующий тактовый интервал с приходом положительного фронта тактовой час- f тоты регистры 8 и 9 выдают команду fa включение следующего по старшинству разр да блоков 5 и 6, при этом напр жени U соответственно равныи --ис ,-иэг1 Д-4л 2д-4|д1 UVUcx-V) . Ua-uVua---4|i-()-iu. При этом ( К-1), следовательно второй разр д блока 5 должен быть отключен, а второй разр д блока 6 остатьс включенным на весь период процесса приближени . В третьем тактовом интервале подключаютс младшие разр ды обоих блоков 5 и 6 и напр жени U, соответственно равны н- сГи И й-Дд-Л- . u|Ue2-U, .. и «и и|--5|&-(-4|д)--ид. При, этом ( h После, получени результата сравнени компаратора 2 младший разр д блока 5 остаетс включенным, а блока- 6 - выключаетс и напр жени О соответственно равны 1 ис - э1 Ь-4л-Д -э|л. ,i-U j-fK-26--3 ui (-з|А)4лПри этом ). Этот последний этап процесса последовательного приближени необходим дл получени шага квантовани устройства равиогоД. Процесс уравновешивани заканчиваетс выходной код, полученный в соответствии с алгоритмом, соответствует двоичному числу 1011. Кодирование отрицательных выборок входного сигнала происходит ана- логичным образом, а выходной код образуетс с помощью соответствующих узлов блока 7.The invention relates to a pulse technique and can be used in communication systems and electronic switching. A sequential approximation encoder is known, which contains a clock pulse generator, the output of which is connected through the control unit to the digit inputs of an analog converter, the output of which is connected to the comparator input, the output of which is connected to the control input of the control unit, and the output of the voltage source is connected to the reference input D / A converter. The disadvantage of the device is low conversion accuracy. It is known to encode a sequential approximation device containing an information input unit, the outputs of which are connected to the comparator inputs, two diodes connected in parallel to the parator inputs, connected counter-parallel, the comparator inputs connected to the outputs of two standards blocks, and the output to the control unit input, the first and the second outputs of which are connected to the installation and control inputs of the sequential approximation register, the third output is connected to the control inputs of two switches, the bit inputs of which connected to the discharge dnym outputs the successive approximation register, and The discharge outlets to discharge standards dnym input units 2 1.. The disadvantage of the device is low conversion accuracy. The purpose of the invention is to increase the conversion accuracy. This goal is achieved in that the sequential approximation encoder containing the information input unit, the first output of which is connected to the first input, the comparator, the output of the first block of standards, the anode of the first and the cathode of the second diode, the second output - with the second input of the comparator, the output of the second block standards, the cathode of the first and the anode of the second diode, the output of the comparator is connected to the first input of the control unit, the first and second. the outputs of which are connected to the sub-control and control inputs of the serial approximation register, the clock input of which is connected to the second input of the control unit, an additional register of successive approximations is entered, the clock input of which is connected to the second, control input, control and control inputs to the third and the first outputs of the control block, and the bit outputs - with the bit inputs of the second block of standards, and the bit outputs of the register of successive approximations are connected to the bit inputs of mi of the first block of standards. FIG. 1 shows the structural electrical circuit of the device / in FIG. 2 is a structural electrical circuit of the control unit. The device contains information input block 1, comparator 2, diodes 3 and 4, blocks 5 and 6, standards, control block 7, registers 8 and 9 of successive approximations. The control unit 7 (Fig. 2) contains a frequency divider 10, an installation pulse extraction unit 11, inverto 12, a shaper 13 codes, inputs 14 and 15, and OUTPUTS 16-19. Inputs 20 and 21 are inputs of comparator 2. The input voltage is applied to block 1, which converts the common-mode input signal to a differential O. To carry out the process, sequentially approximating the inputs of the comparator 2 through diodes 3 and 4, the reference voltages are connected simultaneously from blocks 5 and 6 .. Block 7 generates control signals for operation of registers 8 and 9. Since parallel to inputs of comparator 2 diodes are connected, the voltage change range on comparator 2 cannot exceed the voltage drop values and on the diode. This simplifies the comparator and improves the accuracy of the conversion. Register 8 is synchronized by a single sequence of clock pulses that arrive at the synchronization input (, and the outputs change state with the arrival of a positive front of the synchronization pulse. Register 8 has a start input (mouth) when there is a logical zero level at which synchronously with the synchronization pulse, all different outputs, except the senior one, are set to the state of a logical unit, and the most significant output output is set to the logical zero state. This state of the register 8 is maintained regardless of the following pulses in sync until the state at the start input (mouth) changes to a logical one, which allows the circuit to start the sequential approximation process. Register 9 works in the same way. In the sequential approximation process, synchronously with the synchronization pulse, the data available at the input of the GTP, they arrive at the most significant bit output, at the same time the next bit output goes into the state of logical zero. At the next synchronization cycle, the data is sent to the next highest bit output (the signal at the highest bit output does not change until the end of the approximation process). After installing all the bit outputs, a new sequential approximation cycle can be started by applying a logic zero level to the start input, after which all bit outputs are reset, and the approximation process starts again. Blocks 5 and b are constructed in such a way that the appearance of a logical zero at one of the bit outputs of registers 8 and 9 leads to the appearance at the outputs of blocks 5 and b of a reference voltage corresponding to this bit. The appearance of a logical unit on one of the bit outputs of registers 8 and 9, respectively, leads to the shutdown of this bit. Unit 7 is designed to generate control signals and set registers 8 and 9, as well as to form an output code. The impulse setting | on output 18 of block 7 is formed from a sequence of clock pulses with divider 10 and block 11. This impulse appears once during one approximation process. The divider 10 has a division factor of not less than the number of bits encoding. The control signal of register 9 arriving at output 16, block 7, is the output signal of comparator 2 arriving at input 15 of block 7. The control signal of register 8, arriving at output 17 of block 7, is the inverter output signal of the comparator. The inversion of the output signal of the comparator 2 is carried out with the help of an inverter 12. Block 7 also receives the output signal at the output 19 of block 7 in a natural binary code. The output of the output signal in the Haful binary code is performed with the aid of the former 13. The operation of the former 13 is as follows. Synchronously with the end of the pulse set from the output of block 11, the sign of the encoded sample is determined. If the sample being encoded is positive, then the comparator output signal is output to output 16 of block 7 directly, if the sample is negative, then it is output from inverter 12. In the process of balancing the operation of individual units of the device, they interact as follows. The balancing process is considered for a four-bit coding device. The following notation is entered: K is a logical variable, taking the value of a logical zero (hereinafter, if the output signal of the comparator 2 corresponds to a logical zero, or a and one (hereinafter, the output signal of the comparator 2 corresponds to a logical one, the logical change of , 1,1) voltage at the inputs 20 and 21 of the comparator in the -th cycle of the successive approximation / U -C.- U differential Is1 output at the input of the comparator 2 in the iM tact of the subsequent-ibHoro approximation,; and output voltages of block 5 and 6 in the 6th step of a sequential approximation. Blocks 5. and 6 have standards with the following values: u2A, 4D where the value of 4d corresponds to the standard of the highest bit, and Respectively is low. samples of the encoded signal U ". Suppose that the sample size of the signal acting on the input of the block 1 11 3 1 / 2e, then the voltages U (4 and Uta, acting on inputs 20 and 21 of the comparator, are defined as follows: Ucu 1 3 / 4 and, Ucl -1 3/4 l. In the first cycle of the sequential approximation process, the inputs of the registers 8 and 9 are supplied with a logic zero level, and with the arrival of the positive edge of the clock frequency, the inputs of the clock. the registers 8 and 9, the highest bit outputs of these registers are set to a logical zero state, including the highest bits in both blocks 5 and b. voltage GDZ ;, and U. inputs: 20 and 21 of the comparator 2 are defined as follows: Cr14g 1-4 - | A.L,, g Ui-UcaVJav UUU --2ii- (Since the voltage at the input 20 of the comprator 2 exceeds the voltage at input 21, then (CgO), which means that, according to the operation of block 7 and registers 8 and 9, the accumulated discharge of block 5 should remain on until the end of the approximation process, and the most significant discharge 6 must be turned off. This clock interval is the moment of determining the sign of the encoded sample of the input signal, and the value of the variable means that the sample is positive. At the next clock interval with the arrival of a positive clock edge, f-registers 8 and 9 issue the command fa including the next most significant bit of blocks 5 and 6, while the voltages U are respectively equal to –is, -ig1 D-4l 2d-4 | d1 UVUcx-V). Ua-uVua --- 4 | i - () - iu. At the same time (K-1), therefore, the second bit of block 5 should be turned off, and the second bit of block 6 should remain on for the entire period of the approximation process. In the third clock interval, the lower bits of both blocks 5 and 6 and the voltage U are connected, respectively, equal to n-GY and Y-Dd-L-. u | Ue2-U, .. and "and and | --5 | & - (- 4 | d) - id. With this (h After obtaining the result of comparing comparator 2, the low-order bit of block 5 remains on, and block-6 is turned off, and the voltage O is respectively equal to 1 is - 1L-4L-D-e | l., IU j- fK-26--3 ui (-3 | A) 4lPri this). This final stage of the sequential approximation process is necessary to obtain the quantization step of a Rabbi device. The balancing process ends with the output code obtained in accordance with the algorithm, corresponds to the binary number 1011. The encoding of negative samples of the input signal occurs in a similar way, and the output code is formed using the corresponding nodes of the block 7.