SU966708A1 - Устройство дл моделировани упругого гистерезиса - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ УПРУГОГО ГИСТЕРЕЗИСА

1

Изобретение относитс  к аналогоВОЙ- . вычислительной технике и может быть применено при решении на аналоговых вычислительных машинах задач теории колебаний, динамики и прочности, конструкций.

Известно устройство дл  моделирован   упругого гистерезиса, содержащее два интегратора, блок нелинейности , блок вь/делени  модул , инвертор , блок умножени , ключ и блок фиксации нул  и сброса .

Недостатком устройства  вл етс  наличие посто нной составл ющей в выходном сигнале, что сказываетс  на точности моделировани .

Наиболее близким к предлагаемому изобретению  вл етс  устройство дл  моделировани , содержащее первый и второй интеграторы, каждый из которых содержит операционные усилители , масштабные резисторы, ключи, конденсатор. Выход операционного

усилител  первого интегратора через блок задани  нелинейности соединен со входом инвертора, выход которого подключен к первому входу блока выделени  модул  второй вход которого св зан с выходом блока нелинейности , а выход блока выделени  модул  соединен с первым входом блока умножени , выход которого подключен к

,Q входу второго интегратора. Устройство содержит также блок фиксации нул , вход которого соединен с входом первого интегратора,  вл ющимс  входЪм устройства, и с вторым входом блока

Claims (2)

15 умножени , а выход - с входом управл емого источника напр жени  и с управл ющим входом ключа, информационные вход и выход .которого соответственно подключены к выводам конденсатора первого интегратора. Выход управл емого источника напр жени  соединен с управл ющими входами ключей во входных цеп х интеграторов f .J. Наличие в этом устройстве блока выделени  модул  и блока умножени , обладающих сравнительно низкой точностью , а также выходного интегратора , который интегрирует ошибку выполнени  всех предыдущих операций, существенно снижает точность моделировани  петли гистерезиса. Мель изобретени  - повышение точности моделировани  упругого гистерезиса . Поставленна  цель достигаетс  тем что в известное устройство дл  моделировани  упругого гистерезиса, содержащее операционный усилитель, в цепь обратной св зи которого включен параллельно соединенные интегрирующий конденсатор и ключ сброса, а в.о входной цепи - первый и второй масштабные резисторы, первые выводы кото рых объединень и  вл ютс  входом уст ройства, первый ключ, информационный вход которого подключен к второму вы воду первого масштабного резистора, выход первого ключа и второй вывод второго масштабного резистора объеди нены и подключены к входу операционного усилител , последовательно соединенные блок фиксации нул  и управл емый источник напр жени , выход которого подключен к управл ющему входу первого ключа, вход блока фиксации нул  подключен к входу устройства , и блок нелинейности, вход которого подключен к выходу операционного усилител  i введены сумматор с запоминанием, выход которого  вл етс  выходом устройства, последователь но соединенные цепь управлени  сумматором с запоминанием и элемент задержки , последовательно соединенные третий масштабный резистор и второй ключ, и аналоговый запоминающий блок выход блока нелинейности подключен к первому информационному входу сумматора с запоминанием и к второму выводу третьего масштабного резистора, выход второго ключа подключен к второму информационному входу сумматора с запоминанием, выход которого подключен к информационному входу аналогового запоминающего блока, выход которого подключён к третьему информационному входу сумматора с запоминанием , управл ющие входы аналогового запоминающего блока и ключа сброс объединены и подключены к выходу эле мента задержки, управл ющий вход вто рого ключа подключен к выходу управл емого источника напр жени , а управл ющий вход сумматора с запоминанием . подключен к выходу цепи управлени  сумматором с запоминанием. Кроме того, сумматор с запоминанием содержит операционный усилитель, в цепь обратной св зи которого включен интегрирующий конденсатор, масштабный резистор, ключ и два форсирующих зве.на, входы которых  вл ютс  соответственно первьгм и третьим информационными входами сумматора с запоминанием , выходы форсирующих звеньев объединены, подключены к ин формационному входу ключа, к первому выводу масштабного резистора и  вл ютс  вторым информационным входом сумматора с«запоминанием, управл ющий вход ключа  вл етс  управл ющим входом сумматора с запоминанием, а выход ключа подключен к входу операционного усилител , выход которого подключен к второму выводу масштабного резистора и  вл етс  выходом сумматора с запоминанием. Цепь управлени  сумматором с запоминанием содержит последовательно соединенные реле и коммутирующий диод, анод которого через |3ар дный конденсатор подключен к шине нулевого потенциала , а катод  вл етс  входом-выходом цепи управлени  сумматором с запоминанием. На фиг, 1 представлена функциональна  схема устройства дл  моделировани  упругого гистерезиса; на фиг, 2 - принципиальна  схема блока фиксации нул , управл емого источника напр жени  и конструкци  цепи управлени  cj/мматором с запоминанием; на фиг, 3 - экспериментальна  зависимость f(f); на фиг, - полученна  петл  гистерезиса; на фиг, 5 временна  диаграмма работы цепей управлени . Устройство моделировани  упругого гистерезиса содержит операционный усилитель 1, ключи 2, 3 и i, масштабный резистор 5, интегрирующий конденсатор 6, блок 7 нелинейности, сумматор 8 с запоминанием, аналоговый запоминающий блок 9 масштабные резисторы 10 и Т1, блок 12 фиксации нул ,управл емый источник 13 напр жени , цепь 14 управлени  сумматором с запоминанием, элемент 15 задержки. Сумматор с запоминанием 8 содержит операционный усилитель 16, ин5 тегрирующий конденсатор 17, масштаб ный резистор Ifi, ключ 19, два форси рующих звена 20 и 21, каждое из которых содержит параллельно включенные резистор 22 и конденсатор 23. Аналоговый запоминающий блок 9 содержит операционный усилитель 2k, интегрирующий конденсатор 25, масштабный резистор 26, ключ 27, форсирующее звено 28, состо щее из параллельно соединенных резистора 29 и конденсатора 30. Элементы 1,5 и 6 представл ют со бой интегратор 31. Блок фиксации нул  12 содержит операционный усилитель 32, резисторы ЗЗ-, диодьГ 45 и 46, конденсато 47 и транзисторы 48-51. Цепь управлени  сумматором с запоминанием 14 (на фиг.З обведена жи ной линией) содержит реле 52 с груп пой контактов 53, коммутирующий диод 54, зар дный конденсатор 55. На фиг. 3 обозначены реле 56 с группами контактов 57 и 58, реле 59 с группами контактов 60, 61 и б2,чре ле 63 с группой контактов 64, реле б5 с группой контактов 66, группа контактов реле Рр б7 и тумблер 68. На основании теории упругопластических деформаций и параллельно-последовательной динамической модели у ругого гистерезиса Ишлинского мате мати)ескую модель упругого-гистерез са при циклических деформаци х можн представить в следующем виде (c(€) io ts-ti dt , t.7-ti где (t) напр жение в конструкции; t e(t) приращение деформаци конструкции; c(e) текуща  жесткость конструкции. Приращение деформации определ етс следующим о разом: (К--ОЛй,...), где t| - момент времени, соответствующий 0. Первое дифференциальное уравнение описывает начальный участок петли гистерезиса при движении из точки поко , а второе - восход щие и нисход щие ветви петель замкнутого тип 8 Проинтегрировав исходную систему уравнений, приведем ее к виду, удобному дл  моделировани  . (.:.U(i) ,-to -b5ti -1о-ак)ь2(2е) где f(tj- экспериментальна  функци  ( фиг.2); O(t.)- напр жение в конструкции, соответствующее моменту t , причем (У(to)0, так как движение начинаетс  из точки поко . Экспериментальна  функци  имеет f(e)--IcCx dy. Таким обоазом, на начальном участке петли гистерезиса значение напр жени  в конструкции при любой величине деформации соответствует значению функции f(8 ) при этой деформации . Чтобы получить значение напр жени  в конструкции G-i , соответствующее любой точке других участков петли при любой величине деформации 6 , необходимо сложить знамение функции f( 6) при этой деформации с величиной напр жени  в конц,е предыдущего цикла деформации О (ty.), соответствующей моменту времени t , когда ё 0. Рассмотрим алгоритм работы устройства . Весь процесс моделировани  петли гистерезиса разбиваетс  на три основных этапа: моделирование начального участка петли; моделирование нисход щей ветви; моделирование восход щей ветви. Алгоритм получени  выходного сигнала устройства 0(t) в любой момент времени на любом этапе моделировани  (эеализуетс  путем суммировани  конечного результата предыдущего этапа моделировани  с текущим значением некоторой экспериментальной функции fX). Указанный алгоритм реализуетс  в предлагаемом устройстве следующим образом. Исходное состо ние схемы устройства соответствует этапу моделировани  начального участка петли. В исходном состо нии коэффициент передачи интегратора 31, образованного элементами 1, 5 и 6, и коэффициент передачи по первому входу сумматора с запоминанием 8 равны единице. Напр жение , соответствующее скорости деформёции g , поступает на вход опе .рационного усилител  1 через масштаб ный резистор 5 и ё блок 12 фиксации нул . При движении из точки поко  воспроизводитс  начальный участок петли гистерезиса, описываемый уравнением ()(t)f() . Напр жение, отражающее деформацию, с выхода интегратора 31 поступает на блок нелинейности 7, настроенный на воспроизведение функциональной зависимости fC). Сигнал с выхода блока 7 поступает на первый вход сумматора 8 с за поминанием. На третий вход сумматора 8 с запоминанием поступает напр жение с выхода блока 9. Но поскольку в начальный момент времени на выходе аналогового запоминающего блока 9 на пр жение равно нулю, то сумматор 8 с запоминанием работает как инвертор входного сигнала, и на его выходе напр жение пропорционально функции f(). Длительность этого этапа моделировани  определ етс  промежутком времени от до , при котором g 0. Дл  перехода от моделировани  начального участка петли к моделированию нисход щей ветви необходимо сохранить конечный результат последнего этапа. С этой целью в момент вр мени , когда 0, сумматор 8 с запоминанием с помощью своего ключа 19 переводитс  в режим запоминани . После этого осуществл етс  сброс интегратора 31I а аналоговый запоминающий блок 9 с помощью своего ключа 27 превращаетс  в масштабирующее звено, инвертирующее напр жение, поступающее с выхода сумматора 8 с запоминанием. Затем производитс  переключение коэффицента передачи интегратора 31 и коэффициента передачи по первому входу сумматора. Они станов тс , соответственно, равными 1/2 и 2. Эти новые значени  коэффициентов передачи сохран ютс  неизмен ными в течение всех последующих эта пов моделировани . В момент времени t t по сигнал производитс  возврат схемы в рабочее состо ние дл  моделировани  нисхЬд щей ветви, описываемой уравнением ( (t) G (t)+ 2f(ie)., Обратные переключени  в схеме так же должны производитьс  в определенНОЙ последовательности. Сначала в исходное состо ние возвращаютс  интегратор 31 и блок 9 на выходе которого теперь хранитс  конечный результат предыдущего этапа моделировани . После этого возможно возвращение в исходное состо ние -.режим суммировани  - сумматора с .запоминанием. Начинаетс  этап моделировани  нисход щей ветви до момента времени , при котором . При t t происходит переход от моделировани  нисход щей ветви к моделированию восход щей ветви петли, который проводитс  в той же последовательности , что и переход от моделировани  начального участка петли к моделированию нисход щей ветви. Заключительный этап - моделирование восход щей ветви - длитс  до момента времени t,, при котором снова 0. Рассмотрим состав и работу цепей управлени . Схема управл емого источника напр жени  выполнена на реле б5 и 5б, 59 и 63 (фиг.2). Одна группа контактов реле б5 используетс  в качестве ключа 3 в цепи обратной св зи интегратора 31, а втора  - в качестве ключа 27 во входной цепи блока 9. Контакты реле 63 используютс  в качестве ключей 2 и k, соответственно , в цеп х управлени  коэффициентом передачи интегратора 31 и коэффициентом передачи по первому входу сумматора 8 с запоминанием. Реле 5б и 59  вл юtc  вспомогательными и служат дл  блокировки срабатывани  основных и 63 в момент времени при 0. Введение цепи 1 управлени  сумматором с запоминанием вызвано необходимостью выработки специального.сигнала управлени  ключом сумматора, отличающегос  длительностью и временным сдвигом от управл ющих сигналов других ключей . Исход  из рассмотренного алгоритма моделировани  петли упругого гистерезиса, можно следующим образом сформулировать задачу цепи k управлени  сумматором с запоминанием: обеспечить опережение срабатывани  ключа 19 сумматора 8 с запоминанием, пе эевод щего его в режим запоминани , в первый момент перехода от одного этапа моделировани  к другому, и запаздывание срабатывани  этого ключа в конце перехода по сравнению с моментом срабатывани  остальных ключей схемы. Блок 13 содержит реле 5б, 59 и 63 блок 15 - контакты 53 и реле б5. На диаграмме напр жений фиг. 5 вве дены следующие обозначени  U-y- напр жение , пропорциональное скорости деформации ; 1 , U, с, d, е напр жение в точках а, принципиальной электрической схемы фиг.2. Схема цепей управлени  работает следующим образом. В исходном положении ключи 2, 3 и 27 разомкнуты, а ключи ,и 19 замкнуты . При подаче сигнала на вход блока 12 фиксации нул  при g 0 формируютс  импульсы отрицательной пол рности . От первого же импульса, поступающего с выхода блока 12, сраб тывает реле 5б блока и своими контактами 57 самоблокируетс . Одновременно эта же группа контактов разрывает цепь питани  реле б5 и 52,.а друга  контактна  группа 58 реле 5б замыкает цепь 59 литани  реле.Реле 59 срабатывает и своими контактами 60 jсамоблокируетс .При этом группа его Контактов 61 замыкаетс  и подготавливает цепь питани  реле б5 и 52, а друга  группа 62 размыкаетс  и разры вает основную цепь питани  реле 56. После окончани  импульса с выхода блока 12, реле 5б обесточиваетс  и его контактные группы возвращаютс  в исходное состо ние. При по влении на выходе блока 12 следующего импульса в момент времени , происходит быстрый зар д конденсатора 55 цепи управлени  сумматором с запоминанием Н через малое внутреннее сопротивление коммутирующего диода 5 открытого дл  отрицательного управл ющего импульса с выхода блока 12. Реле 52 срабатывает и включает цепь сброса интегратора 31 и блока 9- Через его контакты 53 замыкаетс  цепь питани  реле б5. Одновременно контакты реле 52 (-ключ 19) размыкаютс , отключают вход операционного усилител  (ОУ ) 1б .сумматора с запоминанием от его вход ных цепей и перевод т сумматор 8 с запоминанием в режим запоминани  сигнала, который находилс  на выходе .ОУ. За счет времени переходного процесса замыкани  контактов обеспечиваетс  задержка переднего фронта импульса, который поступает на обмотку Питани  реле б5 и, следовательно , задержка сброса ключа 3 и клю ча 27. Реле 65 срабатывает. Его контакты (ключ 3 замыкают цепь обратной св зи интегратора31 и сбрасывают его в нулевое положение, а контакты (ключ 27 замыкаютс  и соедин ют , вход ОУ 2 с его входной цепью, превраща  блок 9 в масштабное звено. Одновременно через контакты 66 запитываетс  реле 63. Врем  переходного процесса замыкани  контактов 66 дает некоторую 3af epwKy переднего фронта импульса, поступающего на обмотку питани  реле 63. Реле 63 срабатывает и своими контактами самоблокирхуетс . При этом его контакты (ключ 2) переключают коэффициент передачи интегратора 31, устанавлива  его равным 1/2, а контакты ( ключ t) переключают коэффициент передачи по первому входу сумматора 8 с запоминанием, устанавлива  его равным 2. После окончани  управл ющего импульса с выхода блока 12 обесточиваетс  реле 65. При этом в исходное состо ние возвращаетс  интегратор 31 и блок 9- Конденсатор 55 начинает разр жатьс  через обмотку реле 53. Посто нна  времени цепи разр да конденсатора С обеспечивает задержку заднего фронта имрульса, запитывающего реле 52. После окончани  этого импульса реле 52 обесточиваетс  и сумматор с запоминанием 8 возвращаетс  в исходное состо ние. Полный возврат цепей управлени  в исходное положение осуществл етс  при размыкании контактов б7 реле пуска, срабатывающего от кнопки Пуск АВМ. При нен.улевых начальных услови х по t, и(У блокировка цепей воспроизведени  начального участка петли гистерезиса осуществл етс  с помощью тумблера 68, замыкают цепь питани  реле 59 и 63 обеспечива  переключение коэффициента передачи интегратора 3.1 и коэффициента передачи по первому входу сумматора с запоминанием и подготовку цепи питани  реле б5. Устройство позвол ет моделировать динамику систем с упругим гис.терезисом при действии циклических деформаций различной амплитуды. При этом полученные петли гистерезиса всегда симметричны относительно начала координат (точки поко ). Система с упругим гистерезисом в общем случае должна исследоватьс  только при движении из состо ни  поко  ввиду неоднозначности зависимости напр жени  в конструкции от деформации и скорости деформации. Однако схема устройства, в принципе, допускает установку любых начальных условий по этим параметрам , если известна вс  истори  предыду;щих нагружений. Формула изобретени  1. Устройство дл  моделировани , упругого гистерезиса, содержащее опе рационный усилитель, в цепь обратной св зи которого включены параллельно соединенные интегрирующий конденсатор и ключ сброса, а во входной цепи первый и второй масштабные резисторы первые выводы которых объединены и  вл ютс  входом устройства, первый ключ, информационный вход которого подключен к второму выводу первого масштабного резистора, выход первого ключа и второй вывод второго масштаб ного резистора объединены и подключены к входу операционного усилител  последовательно соединенные блок фик сации нул  и управл емый источник напр жени , выход которого подключен к управл ющему входу первого ключа, вход блока фиксации нул  подключен к входу устройства, и блок нелинейности , вход которого подключен к выходу операционного усилител , отличающеес  тем, что, с целью повышени  точности моделировани , в него введены сумматор с запоминанием , выход которого  вл етс  выходом устройства, последовательно соединенные цепь управлени  сумматором с запоминанием и элемент задержки , последовательно соединенные третий масштабный резистор и второй ключ, и аналоговый запоминающий блок выход блока нелинейности подключен к первому информационному входу суйматора с запоминанием и к второму выводу третьего масштабного резистора , выход второго ключа подключен к второму информационному входу сумматора с запоминанием, выход которого подключен к информационному входу аналогового запоминающего блока, выход которого подключен к третьему информационному входу сумматора с запоминанием, управл ющие входы аналогового запоминающего блока и ключа сброса объединены и подключены к выходу элемента задержки, управл ющий вход второго ключа подключен к выходу управл емого источника напр жени , а управл ющий вход сумматора с запоминанием подключен к выходу цепи управлени  сумматором с запоминанием . 2.Устройство по п.1, отличающеес  тем, что сумматор с запоминанием содержит операционный усилитель, в цепьобратной св зи которого включен интегрирующий конденсатор , масштабный резистор, ключ и два форсирующих звена, входы которых соответственно  вл ютс  первым и третьим информационными входами сумматора с запоминанием, выходы форсирующих звеньев объединены, подключены к информационному входу ключа, к первому выводу масштабного резистора и  вл ютс  вторым информационным входом сумматора с запоминанием, управл ющий вход ключа  вл етс  управл ющим входом сумматора с запоминанием, а выход ключа подключен к входу операционного усилител , выход которого подключен к второму выводу масштабного резистора и  вл етс  выходом сумматора с запоминанием. 3.Устройство по п.1, о т л и ч аю щ е е с   тем, что цепь управлени  сумматором с запоминанием содержит последовательно соединенные реле и коммутирующий диод, анод которого через зар дный конденсатор подключен к шине нулевого потенциала, а катод  вл етс  входом-выходом цепи управлени  сумматором с запоминанием. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 398981, кл. G 06 G 7/68, 1972.

2.Авторское свидетельство СССР по за вке № 2800786/18-2, кл. Г, Об G , 1979 (прототип).