RU1809532C - Функциональный аналого-цифровой преобразователь - Google Patents
Функциональный аналого-цифровой преобразовательInfo
- Publication number
- RU1809532C RU1809532C SU4892220A RU1809532C RU 1809532 C RU1809532 C RU 1809532C SU 4892220 A SU4892220 A SU 4892220A RU 1809532 C RU1809532 C RU 1809532C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- analog
- inputs
- adder
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение предназначено дл осуществлени ввода аналоговой информации, при котором кодирование сопровождаетс вычислением функции арксинуса и может найти применение в приборостроении, управл ющих и информационно-измерительных системах. В устройстве решаетс задача расширени области применени за счет большей информативности выходных функций. Дл этого в устройство, содержащее счетчик, дешифратор, сумматор, цифро- аналоговый преобразователь, посто нное запоминающее устройство, буферный регистр и блок вычислений, введены логический блок, масштабирующий усилитель, а кажда счетна чейка блока вычислений выполнена на цифровом инверторе, двух аналоговых сумматорах, двух ключах, двух компараторах, элементе И и двух аналоговых инверторах. 1 з.п. ф-лы, 3 ил.
Description
Изобретение предназначено дл использовани в приборостроении,управл ющих и информационно-измерительных системах.
Целью изобретени вл етс расширение области применени за счет большей информативности выходных функций.
На фиг. 1 представлена схема предлагаемого устройства; на фиг.2 - схема одного руса конвейера; на фиг.З - схема логической схемы предлагаемого устройства.
Предлагаемое устройство содержит счетчик 1, дешифратор 2, логическую схему 3, посто нное запоминающее устройство 4, сумматор-вычитатель 5, буферный регистр 6, масштабный усилитель 7, аналоговый конвейер 10, 11, 12, 13,...1N, каждый рус конвейера содержит компараторы 43, 44, конъюнктор 9, аналоговые инверторы 30,41, ключи 31. 32, цифровой инвертор 42, аналоговые сумматоры 45, 46, аналоговые сумматоры содержат резисторы с номиналом R 33,
37,35,39, резисторы с номиналом 2R 34,36,; операционные усилители 40, 38, логическа схема содержит дизъюнктор 8, конъюнкто- ры 20, 21.....2N, вход начального установка (н.у.) соединен со входами сброса счетчика 1 и буферного регистра 6, вход синхронизации устройства С соединен со счетным входом счетчика 1 и входом строба записи буферного регистра 6, информационный вход устройства Y соединен со входом масштабного усилител 7, первый вход первого руса конвейера заземлен, второй вход первого руса конвейера соединен с аналоговым входом устройства Р, выходы первого руса конвейера - блока 10 соединены со входами второго руса конвейера - блока 11
И Т.Д., ВЫХОДЫ |о ,|р ,|l ,Јl ,...,Ј m-lЈ m-1.
блоков 10, 11, 12, 13,...,1N соединены со входом логической схемы 3, вход управлени логической схемы 3 соединен с выходом дешифратора 2, вход которого соединен с выходом счетчика 1 и выходом посто нного
ел
00 О
ю ел
GJ Ю
запоминающего устройства 4, выход посто нного запоминающего устройства 4 соединен со входом сумматора-вычитател 5, со вторым входом которого соединен выход буферного регистра 6, вход которого соеди- йен с выходом сумматора-вычитател 5, который вл етс выходом устройства, вход установки режима сложение/вычитание сумматора-вычитател 5 соединен с выходом логической схемы 3, третий аналоговый вход каждого руса конвейера соединен с выходом масштабного усилител 7, в каждом русе конвейера вход yl соединен с компаратором 43, ключем 32, аналоговым инвертором 30, резистором 33, аналоговый вход X каждого руса конвейера соединен с компаратором 44, ключем 31, аналоговым инвертором 41, резистором 35, аналоговый вход YK соединен со вторым входом компаратора 43, а второй вход компаратора 44 заземлен, выходы компараторов 43 и 44 соединены со входом конъюнктора 9, выход которого соединен с цифровым инвертором 42, входом управлени ключа 32 и выходом руса конвейера § , выход цифрового ин- вертора 42 соединен со входом управлени ключа 31, выход аналогового инвертора 41 соединен со входом ключа 31, выход аналогового инвертора 30 соединен со входом ключа 32, выход ключа 31 соединен с рези- стором 34, выход ключа 32 соединен с резистором 36, резисторы 33, 34 включены входными сопротивлени ми операционного усилител 38, а резистор 37 - сопротив ление его обратной св зи, что образует аналоговый сумматор 45, резисторы 35, 36 - входные сопротивлени операционного усилител 40, а резистор 39 - сопротивление его обратной св зи, что образует аналоговый сумматор 46, выход уьн соединен с выходом аналогового сумматора 45 а выход хв-1 соединен с выходом аналогового сумматора 46, усилители 38,40 включены в инвертирующем режиме с заземленным неинвертирующим входом, входы конъюнк- торов 20, 21,...,2N соединены с выходами дешифратора 2 и выходами
Јо , Јо , |l . §1 ..... Јm-1, Јm-1 . русов КОНвейера , выходы конъюнкторов 20, 2.1,-.2 N соединены со входами дизъюнктора 8, вы- ход которого соединен со входом установки режима сложение/вычитание сумматора- вычитател 5, значение arcsln(Y/P) снимаетс с выхода сумматора-вычитател 5.
Устройство работает следующим образом . При поступлении аналогового входного сигнала конвейер вырабатывает значени Ј0 . Јо , Јi.. Јi ..... Јт-1,Јт-1как результат
5 0 5 0 5
0
5
решени итерационного уравнени следующего вида:
,
xi+i xi+2 yi
sign Јi sign(yi-YK2)signxi
Сходимость итерационных уравнений вычислени функции арксинуса обеспечиваетс при двойных итерационных шагах, что требует повторени значений эталонных констант в посто нном запоминающем устройстве 4 и приводит к тому, что пор дковый номер руса конвейера отличаетс от номера Јi , вырабатываемого в данном русе. Таким образом русы конвейера пронумерованы 0, 1, 2,3,...,N, а значени § пронумерованы 0,0,1,1,...,m-1,m-1. В пределах каждого руса конвейера реализаци итерационных уравнений обеспечиваетс при помощи двух аналоговых сумматоров, вычисл ющих значени ун-1 и XI-H и логической схемы, обеспечивающей вычислени значений § . Первый аналоговый сумматор предназначен дл решени уравнени :
Јi .
Реализаци данного уравнени требует коэффициента передачи по первому входу- 1, а по второму входу- 1/2, что обеспечиваетс выбором номинала резисторов 33, 37 - R, а резистора 34 - 2R.
Второй аналоговый сумматор решает уравнение:
Јi
что обеспечиваетс соответствующим выбором номиналов резисторов - 35, 39 - R, 36 - 2R.
Операци сложение/вычитание в аналоговых сумматорах обеспечиваетс подачей на второй вход первого аналогового сумматора либо значени xl, либо -xi при помощи ключа 31 и аналогового инвертора 41. На втором аналоговом сумматоре выбор yi или -yi обеспечиваетс ключем 32 и анало-, говым инвертором 30. Управление ключами 31, 32 обеспечиваетс выходным сигналом конъюнктора 9, формирующим выходные сигналы конвейера fj . В св зи с тем, что в уравнение, решаемое первым аналоговым сумматором, § входит со знаком минус, входной сигнал конъюнктора 9 поступает на вход управлени ключем 31 после инвертировани инвертором 42.
Вычисление значений Јi осуществл етс путем вычислени slgn(yi-YK2) компаратором 43, значени sign xi - компаратором 44 и вычислени их произведени конъюнк- тором 9. Значение переменной |j в итерационных уравнени х, используемых дл вычислени функции арксинуса, принимаетс +1,.-1. Однако, на выходе конъюнктора 9
знак § кодируетс 0, 1, что можно рассматривать как закодированные значени истинное значение которых получаетс в результате переключени ключей 31, 32.
Значени переменной Ј| , формируе- мой кбнвейером, представл ют собой промежуточный этап в процессе формировани функции арксинуса. Окончательное значение искомого цифрового кода формируетс в процессе композиции, выполн емой в цифровой части устройства в соответствии с уравнени ми:
0 i+i 01+ § arctg
Таким образом, после передачи входного напр жени Y на вход масштабного усилите- л 7, с выхода которого снимаетс значение YK2 используемое в качестве аргумента во всех русах конвейера, в конвейере формируетс кортеж значений § , а по этим значени м в цифровой части устройства формируетс искомое значение функции арксинуса . На входы первого руса конвейера при этом подаютс начальные значени , представленные в аналоговой форме. Начальное значение у0 равно нулю, а начальное значение х0 - масштабный множитель Р.
Выборка эталонных констант из посто нного запоминающего устройства 4 осуществл етс путем адресации посто нного запоминающего устройства кодом счетчика 1. Этот же код счетчика управл ет логической схемой 3, обеспечивающей выдачу через конъюнктор 2 и дизъюнктор 8 значений с номером, соответствующим номеру эталонной константы, считываемой из посто н- ного запоминающего устройства. Как уже отмечалось, в процессе вычислени используютс двойные итерационные шаги, что требует дублировани эталонных констант в посто нном запоминающем устройстве.4. Содержимое счетчика 1 измен етс по синхросигналам С, начальное значение счетчика 1 и буферного регистра 6 устанавливаетс сигналом начального установа (н.у.). Уравнение, решаемое в цифровой части устройства, - это уравнение накапливающего сумматора, который образован сумматором-вычитателем 5 и буферным регистром 6. Операции сложени в накапливающем сумматоре тактируютс синхросигналом С, поступающим в качестве строба на буферный регистр 6. В буферном регистре 6 хранитс текущее значение суммы , которое складываетс с эталонной константой , выбираемой из посто нного запоминающего устройства 4, или эта кон- станта вычитаетс из текущей суммы в зависимости от значени § , поступающего на вход управлени режимом сложение/вычитание из логической схемы 3.
Claims (1)
- Формула изобретени 1. Функциональный аналого-цифровой преобразователь, содержащий блок вычислений в виде последовательно соединенных счетных чеек, счетчик, вход сброса которого вл етс шиной начальной установки, счетный вход вл етс тактирующей шиной и объединен с входом синхронизации буферного регистра, а выход соединен с входами дешифратора и посто нного запоминающего устройства, выход которого соединен с первым информационным входом сумматора-вычитател , второй информационный вход и выход которого сое- динены соответственно с выходом и информационным входом буферного регистра , отличающийс тем, что, с целью расширени области применени за счет большей информативности выходных функций , в него введены масштабирующий усилитель и логический блок, а кажда счетна чейка выполнена на двух ключах, первом и втором аналоговых сумматорах, двух аналоговых инверторах, цифровом инверторе и на первом и втором компараторах, выходы которых соединены с входами элемента И, выход которого соединен через цифровой инвертор с управл ющим входом первого ключа и непосредственно - с управл ющим входом второго ключа, первый вход первого ключа объединен с первыми входами соответственно второго компаратора и второго аналогового сумматора, выходом первого аналогового инвертора и вл етс первым входом счетной чейки, вторым входом которой вл ютс первые входы соответственно первого компаратора, первого аналогового сумматора и второго ключа и вход второго аналогового инвертора, выход которого и в.ыход первого аналогового инвертора подключены к вторым входам соответственно второго и первого ключей. выходы которых соединены соответственно с вторыми входами соответственно второго и первого аналоговых сумматоров, выходы которых вл ютс соответственно первым и вторым выходами счетной чейки, третьим входом и дополнительным выходом которой вл ютс соответственно второй вход первого компаратора и выход элемента И, второй вход второго компаратора и выход элемента И, второй вход второго компаратора вл етс шиной нулевого потенциала, причем дополнительные выходы счетных чеек подключены к соответствующим первым входам логического блока, второй вход и выход которого соединены соответственно с выходом дешифратора и с управл ющим входом сумматора-вычитател , выход которого вл етс выходной шиной, третьивходы всех счетных чеек, кроме первой, объединены и соединены с выходом масштабирующего усилител , вход которого и первый и второй входы первой счетной чейки вл ютс соответствующими первой , второй и третьей входными шинами, а вход сброса буферного регистра соединен с шиной начальной установки.2, Преобразователь по п. отличающийс тем, что логический блок выполнен в виде группы элементов 1/1 и элемента ИЛИ, выход которого вл етс выходом блока, первыми входами которого вл ютс первые входы элементов И группы, вторые входы которых объединены и вл ютс вторым входом блока.CIJ«S.-K fY/P)РедакторСоставитель А,Анисимов Техред М.МоргенталК «Глоку SРиг. 3Корректор Л.Ливринц
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4892220 RU1809532C (ru) | 1990-12-17 | 1990-12-17 | Функциональный аналого-цифровой преобразователь |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4892220 RU1809532C (ru) | 1990-12-17 | 1990-12-17 | Функциональный аналого-цифровой преобразователь |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1809532C true RU1809532C (ru) | 1993-04-15 |
Family
ID=21550777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4892220 RU1809532C (ru) | 1990-12-17 | 1990-12-17 | Функциональный аналого-цифровой преобразователь |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1809532C (ru) |
-
1990
- 1990-12-17 RU SU4892220 patent/RU1809532C/ru active
Non-Patent Citations (1)
Title |
---|
Анисимов А.В. и др. Аналоговые и гибридные вычислительные машины, М.: Высша школа, 1984, с. 180. Авторское свидетельство СССР . NJ 1686697, кл. Н 03 М 1/46, 1989. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5297066A (en) | Digital circuit simulation of analog/digital circuits | |
EP0227871B1 (en) | Parallel algorithmic digital to analog converter | |
US4777470A (en) | High speed successive approximation register in analog-to-digital converter | |
US3493958A (en) | Bipolar analog to digital converter | |
US2954165A (en) | Cyclic digital decoder | |
US3259896A (en) | Analog-to-digital conversion system | |
RU1809532C (ru) | Функциональный аналого-цифровой преобразователь | |
US5107265A (en) | Analog to digital converter | |
US3729625A (en) | Segmented straight line function generator | |
RU1809531C (ru) | Функциональный аналого-цифровой преобразователь | |
JP2917095B2 (ja) | サーモメータ・コード処理方法及び装置 | |
US3614776A (en) | Pulse synchronization for digital to analog converters | |
Bradley et al. | Design of a one-megacycle iteration rate DDA | |
SU1653156A1 (ru) | Делитель частоты следовани импульсов | |
US5896100A (en) | Method and apparatus for analog-to-digital or digital-to-analog conversion | |
SU1152091A1 (ru) | Цифроаналоговый преобразователь | |
US3887912A (en) | Analogue-digital converter apparatus | |
RU2020751C1 (ru) | Устройство аналого-цифрового преобразования | |
SU1156101A1 (ru) | Устройство дл решени нелинейных задач теории пол | |
SU1462475A1 (ru) | Последовательно-параллельный аналого-цифровой преобразователь | |
SU932507A1 (ru) | Функциональный генератор | |
SU765821A1 (ru) | Интерпол тор | |
SU1151955A1 (ru) | Устройство дл делени | |
RU2062549C1 (ru) | Аналого-цифровой преобразователь | |
RU2123720C1 (ru) | Аналого-цифровое вычислительное устройство |