( СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР(STATISTICAL ANALYZER
Изобретение относитс к вычислительной и информационной измерительной технике и может быть использовано дл исследовани статистически характеристик случайных процессов. Известное устройство дл построеНИИ гистограмм, содержащее М групп счетчиков и ключей, регистр 1. Однако блок сравнени характеризу етс сложностью и не предусматривает возможности задани шага гистограммы . Наиболее близким к изобретению в л етс статистический анализатор, ко торый содержит адресный счетчик, генератор импульсов, накопитель,при этом выходы адресного счетчика подключены к первым входам накопител . Выход генератора импульсов подключен к тактовому входу счетчика. Накопитель содержит М счетчиков, к тактовым входам которых подключены выходы элементов И 2. Однако функциональные возможности 13вестного анализатора ограничены, гак как э нем не предусмотрено задание шага гистограммы. Если длительность исследуемого процесса велика, при переполнении адресного счетчика в счеучиках накопител формируетс ложна гистограмма. Вследствие этого достоверность работы устройства падает . Кроме того, реализаци накопител на М счетчиках требует значительных аппаратурных затрат. Цель изобретени - повышение достоверности работы и упрощение устройства . Поставленна цель достигаетс тем, что в статистический анализатор введены регистр, реверсивный счетчик, формирователь импульсов, два элемента И, элемент ИЛИ, причем вход анализатора подключен к первому входу первого элемента И, второй вход которого подключен к выходу генератора импульсов, а выход - к сметному 396 входу реверсивного счетчика, информационный вход которого подключен к выходу регистра, а выход соединен с первым вхЬдом второго элемента И, второй вход которого подключен к выходу переноса адресного счетчика, выход второго элемента И соединен со счетным входом адресного счетчика и первым входом элемента ИЛИ, второй вход которого и установочный вход адресного счетчика подключены к выходу формировани переднего фронта формировател импульсов, а вы.ход элемента ИЛИ соединен с управл ющим входом реверсивного счетчика, вход формировател импульсов подключен ,к входу анализатора, а выход формирот вани заднего фронта - к управл ющем входу накопител . и Кроме того, накопитель содержит , блок И.ам ти, сметчик импульбое и эле мент ;НЕ, примем адресный вход накопи тел подклюмен к адресному входу бло ка пам ти, выход которого соединен с информационным входом сметмика импульсов , а информационный вход блока пам ти подключен к выходу счетчика импульсов, управл ющий вход накопител соединен с управл ющим входом блока пам ти и входом элемента НЕ, выход которого соединен с управл ющим входом счетмика импульсов. На чертеже представлена структурн схема анализатора. Устройство содержит адресный счет мик 1, генератор 2 импульсов, накопи тель 3, регистр 4, реверсивный сметчик 5, формирователь 6 импульсов по переднему и заднему фронту, элементы И 7 и 8 и элемент ИЛИ 9. Накопитель 3 содержит блок 10 пам ти , счетчик 11 и элемент НЕ 12. Анализатор имеет вход 13/9 формирователь 6 - выходы 14 и 15. Выходы ад ресного счетчика 1 подключены к адре ным входам накопител 3. Вход 13 подключен к первому входу первого элемента И 7 второй вход которого подключен к выходу генератора 2 импульсов , а выход - к счетному входу реверсивного счетчика 5, информационный вход которого подключен к выходу регистра , а выход - к первому входу второго элемента И 8, второй вход ко торого подключен к выходу переноса , адресного счетмика 1, а выход - к его счетному входу и первому бходу элемента ИЛИ 9, второй вход которого и установочный вход адресного сметчика 1 подключены к выходу 1 формировател 6 импульсов, а выход - к управл ющему входу реверсивного сметмика 5. Вход формировател 6 импульсов подключен к входу 13, а выход 15 к управл ющему входу накопител 3- Выход адресного счетчика 1 подключен к адресному входу блока 10 пам ти, выход которого подключен к входу счетмика 1 1 , выход которого соединен с информационным входом блока 10 пам ти. Управл ющий вход накопител подключен к управл ющему входу блока 10 пам ти, а также через элемент НЕ 12 к управл ющему входу сметмика 11. Устройство pa6otaeT следующим образом . Перед намалом работы задаетс шаг гистограммы, дл этого в регистр k заноситс соответствующий код. При поступлении на вход 13 импульса по его переднему фронту на выходе 14 формировател 6 вырабатываетс импульс, производ щий запись в ):метчик 5 кода с выхода регистра 4. При потенциале на входе t3 импульсы с генератора 2 тактовых импульсов через элемент И 7 передаютс на вычитающий вход реверсивного сметмика 5.-При обнулении счетчика 5 вырабатываетс сигнал переноса, по которому увеличиваетс содержимое адресного сметчика 1, и в сметмике 5 снова записываетс код с выхода регистра 4 под воздействием сигнала, прошедшего мерез элементы И 8 и ИЛИ 9. Таким образом, в адресном сметмике 1 формируетс код, пропорциональный длительности импульса на входе 13 и равный номеру шага гистограммы При переполнении адресного сметмика 1 на его выходе переноса формируетс сигнал отрицательной пол рности , блокирующий прохождение импульсов мерез элемент И 8 на сметный вход сметмика 1. Таким образом, при длительности импульса на входе 13i , большей некоторого критического знамени , в сметмике 1 образуетс код (1,1,1,...,1). В процессе работы анализатора с блока 10 пам ти выдаетс содержимое его мейки по адресу с выхода сметмика 1i Эта информаци при налимий 1 на выходе элемента НЕ 12 записываетс в сметчик 11. По заднему фронту импульса на входе 13 на выходе 15 формировател 6 образуетс единичный импульс, на управл ющем входе счетчика 11 по вл етс О, что приводит к увеличению содержимого счетчика- 11 на единицу и записи кода с его выхода в блок 10 пам ти по адресу с выхода сметчика 1. Таким образом, в блоке 10.пам ти формируетс гистограмма исследуемого процесса. Так как можно задавать шаг гистограммы возможно исключение построени ошибочных гистограмм, получаемых при переполнении адресного счетчика При длительности процесса, большей некоторого критического значени накопление статистики производитс в чейке пам ти 10 по адресу (1,1,... 1). Этим также исключаетс возможность построени ошибочных гистограм Таким образом, повышаетс и достовер ность работы анализатора. В известном устройстве дл реализации накопител на М счетчиках при разр дности счетчиков Р и разр дноети элементов К требуетс 3 МР/КЕ; микросхем (дл 155 серии счетчики реализуютс на микросхемах 155.ИЕ5, 155ИЕ7, дл которых ). В предлагаемом устройстве дл pea лизации блока 10 пам ти на -разр дных микросхемах 155РУ2 требуетс (З 1М/1б +ЗК/4 + К/КС микросхем, где К. Результаты сравнени при представлены в таблице. : ziE:i Известное уст256 1024 ройство Предлагаемое устройство Формула, изобретени 1. Статистический анализатор, содержащий адресный счетчик, генератор 9 импульсов и накопитель, при этом выход адресного счетчика подключен к адресному входу накопител , отличающийс тем, что, с целью повышени достоверности работы и упрощени устройства, он содержит регистр, реверсивный счетчик, формирователь импульсов , два элемента И и элемент ИЛИ, при этом вход анализатора подключен к первому входу первого элемента И, второй вход которого подключен к выходу генератора импульсов, а выход - к счетному входу реверсивного счетчика, информационный вход которого подключен к выходу регистра, а выход соединен с первымвходом второго элемента И, второй вход которого подключен к выходу переноса адресного счетчика, выход второго элемента И соединен со счетным входом адресного счетчика и первым входом элемента ИЛИ, второй вход которого и установочный вход адресного счетчика подключень к выходу формировани переднего фронта формировател импульсов, а выход элемента ИЛИ соединен с управл ющим входом реверсивного счетчика, вход формировател импульсов подключен к вхбду анализатора , а выход формировани заднего фронта - к управл юи4ему входу накопител . 2. Анализатор по п. 1, о т л и чающийс тем, что накопитель содержит блок пам ти, счетчик импульсов и элемент НЕ, причем адресный вход накопител подключен к адресному входу блока пам ти, выход которого соединен с информационным входом счетчика импульсов, а информационный вход блока пам ти подключен к выходу счетчика импульсов, управл ющий вход накопител соединен с управл ющим входом блока пам ти и входом элемента НЕ, выход которого подключен к управл ющему входу счетчика импульсов ,i Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 620981, кл. G 06 F 15/36, 1976. 2.Авторское свидетельство СССР If 622093 , кл. G 06 F 15/36, (прототип).The invention relates to computational and informational measuring techniques and can be used to study the statistical characteristics of random processes. The known device for the construction of histograms containing M groups of counters and keys, register 1. However, the comparison block is characterized by complexity and does not provide for the possibility of setting the histogram step. The closest to the invention is a statistical analyzer that contains an address counter, a pulse generator, and a storage device, while the outputs of the address counter are connected to the first inputs of the storage device. The output of the pulse generator is connected to the clock input of the counter. The drive contains M counters, the clock inputs of which are connected to the outputs of the elements And 2. However, the functionality of the 13 well-known analyzer is limited, as it does not provide for the task of the histogram step. If the duration of the process under investigation is large, if the address counter in the drive accumulator overflows, a false histogram is formed. As a result, the reliability of the device falls. In addition, the implementation of the drive on M counters requires significant hardware costs. The purpose of the invention is to increase the reliability of work and simplify the device. The goal is achieved by introducing a register, a reversible counter, a pulse shaper, two AND elements, an OR element, and the analyzer input is connected to the first input of the first AND element, the second input of which is connected to the estimated 396 to the input of the reversible counter, the information input of which is connected to the output of the register, and the output connected to the first input of the second element I, the second input of which is connected to the output of the transfer of the address counter, the output of the second el And is connected to the counting input of the address counter and the first input of the OR element, the second input of which and the setting input of the address counter are connected to the output of the leading edge of the pulse former, and the output of the OR element is connected to the control input of the reversible counter, the input of the pulse former is connected to the input of the analyzer, and the output of the falling front formarot to the control input of the storage ring. In addition, the accumulator contains, block I.am ti, estimator, pulse and element; NOT, take the address input of the accumulators under the plug to the address input of the memory block, the output of which is connected to the information input of the calculus of pulses connected to the output of the pulse counter, the control input of the accumulator is connected to the control input of the memory unit and the input of the element HE, the output of which is connected to the control input of the pulse count. The drawing shows a structural diagram of the analyzer. The device contains an address counting mic 1, a generator of 2 pulses, a drive 3, a register 4, a reversing estimator 5, a driver of 6 pulses along the leading and falling edges, elements 7 and 8, and element OR 9. The accumulator 3 contains a block 10 of memory, a counter 11 and the element NO 12. The analyzer has an input 13/9 shaper 6 — outputs 14 and 15. The outputs of address counter 1 are connected to the address inputs of accumulator 3. Input 13 is connected to the first input of the first element And 7 whose second input is connected to the output of the generator 2 pulses, and the output - to the counting input of the reverse circuit 5, the information input of which is connected to the output of the register, and the output to the first input of the second element AND 8, the second input of which is connected to the transfer output, address counters 1, and the output to its counting input and the first bypass of the element OR 9, the second the input of which and the installation input of the address calculator 1 are connected to the output 1 of the imager of 6 pulses, and the output - to the control input of the reversing estimatics 5. The input of the imager of 6 pulses is connected to the input 13, and output 15 of the control input of the accumulator 3 connected the address input of the memory 10, whose output is connected to the input schetmika January 1, whose output is connected to the data input unit 10 memory. The control input of the accumulator is connected to the control input of the memory block 10, as well as through the element NOT 12 to the control input of the calculus 11. The pa6otaeT device is as follows. The step of the histogram is set before the work log, for this the corresponding code is entered into the register k. When a pulse arrives at input 13, its leading edge at output 14 of generator 6 produces a pulse producing a record c): tap 5 of code from register 4 output. At input potential t3, pulses from a generator 2 clock pulses through element 7 to the subtractive Reverse Calculator Input 5.-When counter 5 is reset, a transfer signal is produced, which increases the content of the address calculator 1, and the code 5 from the register 4 output is again recorded by the signal passed through the elements AND 8 and OR 9. Thus, a code proportional to the pulse duration at input 13 and equal to the histogram step number is generated in address calculus 1. When address calculator 1 overflows, a negative polarity signal is generated at its transfer output, blocking the passage of pulses through element 8 to the estimated input of calculator 1 Thus, when the pulse duration at the input 13i, which is greater than a certain critical flag, the code (1,1,1, ..., 1) is formed in estimate 1. During the operation of the analyzer from the memory block 10, the contents of its make-up are output to the address from the output of the calculator 1i. This information, when available 1 at the output of the element NOT 12 is written to the estimator 11. At the falling edge of the pulse at the input 13 at the exit 15 of the former 6 At the control input of the counter 11, O appears, which increases the content of the counter-11 per unit and records the code from its output to the memory block 10 at the address from the output of the estimator 1. Thus, in the block 10.pam, a histogram is formed the process under study. Since it is possible to set the histogram step, it is possible to exclude the construction of erroneous histograms obtained when the address counter overflows. For a process that is longer than a certain critical value, statistics are accumulated in memory location 10 at the address (1.1, ... 1). This also eliminates the possibility of constructing erroneous histograms. Thus, the reliability of the analyzer operation also increases. In the known device, 3 MP / KE is required for the implementation of the accumulator on the M counters for the resolution of the counters P and the resolution of the network of the K elements; microcircuits (for 155 series, counters are implemented on microcircuits 155.IE5, 155IE7, for which). In the proposed device, for the realization of the memory block 10 on γ-discharge chips 155RU2 is required (3M / 1b + 3K / 4 + K / KC chips, where K. The results of the comparison are presented in the table.: ZiE: i Well-known device The proposed device Formula of the invention 1. A statistical analyzer containing an address counter, a pulse generator 9 and a storage device, wherein the output of the address counter is connected to the address input of a storage device, characterized in that, in order to increase the reliability of the device and simplify the device, it contains a register, reverse a pulse counter, a pulse driver, two AND elements and an OR element, the analyzer input connected to the first input of the first element AND, the second input of which is connected to the output of the pulse generator, and the output to the counting input of the reversible counter, whose information input is connected to the output of the register and the output is connected to the first input of the second element And, the second input of which is connected to the transfer output of the address counter, the output of the second element And is connected to the counting input of the address counter and the first input of the OR element, the second in od which the installation and the input address counter coupled to an output forming the leading edge pulse shaper, and the output of OR element connected to the control input of the reversible counter PFN vhbdu input is connected to the analyzer, and an output forming the trailing edge - to the control input of the accumulator yui4emu. 2. The analyzer according to claim 1, wherein the drive contains a memory block, a pulse counter and a NOT item, the drive input address is connected to the memory block address input, the output of which is connected to the pulse counter information input, and the information input of the memory unit is connected to the output of the pulse counter, the control input of the storage device is connected to the control input of the memory unit and the input of the element NOT whose output is connected to the control input of the pulse counter, i Information sources taken into account Pinus 1.Avtorskoe certificate USSR № 620981, cl. G 06 F 15/36, 1976. 2. The author's certificate of the USSR If 622093, cl. G 06 F 15/36, (prototype).