SU960836A1 - Функциональный преобразователь - Google Patents

Description

(54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

1

Изобретение относитс  к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной аппроксимации , и может быть использовано в гибридных вычислительных системах.

Известно устройство дл  функционального преобразовани  цифровых сигналов, содержашее реверсивный счетчик, регистр, дешифратор, блок пам ти, генератор, элемент И, управл емый делитель :астоты и блок вычитани  кодов 1

Недостатками устройства  вл ютс  пониженные точность и надежность работы.

Наиболее близким к предлагаемому  вл етс  устройство дл  функционального преобразовани  цифровых сигналов, содержашее реверсивный счетчик, выходы которого  вл ютс  выходами устройства, и регистр , соединенный информационными входами с входом аргумента, а выходами - с входами дешифратора, подключенного выходами через блок пам ти к первой группе входов блока вычитани  кодов, выход об1 улени  которого соединен с первым

ВХОДОМ элемента И, подключенного вторым входом к выходу генератора импульсов, а выходом - к сигнальному входу управ- л юшего делител  частоты, блок вычитани  кодов соединен второй группой входов с выходами реверсивного счетчика, выходами кода разности - с управл ющими входами управл емого делител  частоты, выходом знака разности - с входом управлени  реверсом реверсивного счетчика, а

to выходом обнулени  - с управл ющим входом регистра и с входом стробировани  управл емого делител  частоты, подключенного выходом к счетному входу реверС11ВНОГО счетчика .

15

Claims (2)

1.Авторское свидетельство СССР № 684552, кл. G06F 15/31, 1979.

2.Авторское свидетельство СССР по за вке № 2855014/18-24,

кл. G06 F 15/31, 18.12.79 (прототип). 68 блок.пам ти соединен с первым входом первого блока вычитани , второй вход которого соединен с вькодом реверсивного счетчика, отличающийс  тем, что, с целью повьпиени  точности, в него введены второй блок вычитани , буферный регистр, вычитающий счетчик, элемент задержки , триггер, два формировател  импульсов , делитель частоты, два элемен.та И и два элемента ИЛИ, выход младших разр дов входного регистра соединен с первым входом второго блока вычитани  и через буферный регистр с вторым входом блока вычитани , выход которого соединен с установочным входом вычитающего счетчика, счетный вход и выход которого соединены соответственно с выходом второго элемента И и входом первого формировател  импулг сов , выход которого соединен с вхоДом сброса буферного регистра и через элемент задержки с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента И и управл ющим входом входного регистра, выход младшего из старших разр дов которого через второй формирователь импульсов соединен с входом сброса буферного регистра и входом обнулени  триггера, установочный вход которого соединен с выходом обнулени  блока вычитани , первым входом третьего элемента И и первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого формировател  импуль ов и вторым входом первого элемента И,