Claims (2)
25 элемента пам ти, первые и вторые входы каждого управл ющего элемента пам ти подключены соответственно к шинам записи и считывани , третьи входа) каждого управл ющего элемента 30 пам ти подключены к шинам управлени записью, четвертые входы каждого управл ющего элемента пам ти подключены к шине Установка в О, п тые входы каждого управл ющего элемента пам ти соединены с первым выходом данного управл ющего элемента пам ти шестой и седьмоЯ входы каждого управ л ющего элемента пам ти, кроме последнего , соединены соответственно с третьим выходом предыдущего управл ю щего элемента пам ти и восьмым входо последующего управл ющего элемента пам ти, шестой вход последнего управ л ющего элемента пам ти подключен к шине записи. Кроме того, каждый управл ющий элемент пам ти, кроме последнего, со держит триггер, элементы И и элемент задержки, причем выход первого элемента И вл етс первым выходом управл ющего элемента пам ти, один из входов - восьмым входом управл ющего элемента пам ти, другой вход первого элемента И соединен с единичным выходом триггера и вл етс третьим вы ходом управл ющего элемента пам ти, нулевой выход триггера соединен с входом элемента задержки, выход которого вл етс вторым выходом управ л ющего элемента пам ти, первый и второй входы триггера соединены с вы ходами соответственно второго и третьего элементов И, первый, второй и третий входы второго элемента И вл ютс соответственно первым, вторым и третьим входами управл ющего элемента пам ти, пеовый и втооой входы тое тьего элемента И вл ютс соответственно четвертым и п тым входами управл ющего элемента пам ти, первый и второй входы четвертого элемен-та И вл ютс соответственно шеетым и седьмым входами управл ющего элемента пам ти, выход четвертого элемента И соединен с третьим входом второго элемента И. Также последний управл ющий элемент пам ти содержит триггер, два элемента задержки и два элемента И, причем первый, второй и третий входы первого элемента И вл ютс соответственно первым, вторым и тpetьим входами последнего управл ющего элемента пам ти, первый и второй входы второго элемента И вл ютс соответственно четвертым и п тым входами последнего управл ющего элемента па м тк, выходы элементов И соединены с взсодами триггера, нулевой выход которого соединен с входом первого элемента задержки, выход которого в л етс вторым выходом последнего управл ющего элемента пам ти, единичный выход триггера вл етс первым выходом управл ющего элемента пам ти , вход второго элемента задержки вл етс шестым входом последнего уп равл ющего элемента пам ти, выход второго элемента задержки соединен с вторым входом элемента и. На чертеже приведена структура одноразр дного стекового запоминающего устройства. Устройство содержит шину записи информации 1, шину 2 Установка в О, информационные разр дные шины (входную)3 и выходную 4, элементы 5-8 линии задержки, входное 9 и выходное 10 слова устройства, нулевой 11 и единичный 12 выходы триггера управл ющего элемента пам ти (УЭП) , поступающие на i+1 слово пам ти, выходные вентили 13-15 считывани информации , элементы 16-18 пам ти (триг геры), входные вентили 19-21 записи информации, вентили 22-24 установки элементов пам ти в О, вентили 25 и 26 управлени считыванием информации, триггеры 27-29 управл ющих элементов пам ти, вентили 30-32 записи информации в УЭП, вентили 33-35 установки УЭП в О, вентили 36 и 37 управлени записью информации, шины 38-40 управлени считыванием в i, i-1 и первом словах пам ти, шины 41-43 управлени записью в i ,i-1 и. первое слово пам ти .. Устройство работает следующим образом . Из всего массива пам ти запоминающего устройства в.каждый момент времени используетс только информаци , расположенна на границе свободной и зан той зон. Поэтому достаточно описать работу в двух режимах: запись в стек и чтение из стека. Запись информации в стек. Допустим в l,2,...,i-2 слове устройства записана информаци , т.е. в триггерах УЭП этих слов записаны единицы. Триггеры 27 и 28 наход тс в нулевом состо нии. Таким образом подготовлена схема управлени записью в регистр (слово) пам ти 17. Кроме того, сигнал с вентил 37 поступает на входной вентиль УЭП 31. Запись в пам ть осуществл етс через вентиль 22, на второй и третий входы которого поступают сигналы с -шины 3 и сигнал записи информации с шины 1. После того, как записано информационное слово в триггер 28 заноситс единица/ котора показывает, что данное слово пам ти зан то информацией. При записи информации в первое слово стека сигнал на разре иение записи выставл етс на шине 43 не по сигналу с выхода вентил управлени записью, как при записи в последующие слова стека, а непосредственно по сигналу с выхода триггера 29 УЭП первого слова. Чтение информации из стека. Допустим,с первого по i-1 слова стека зан ты информацией, тогда все тр 1ггеры УЭП этих слов, в том числе и триггеры i8 и 29 наход тс в единичном состо нии. Чтение осуществл етс в два та1кта. Сначала считываетс информационное слово, а затем происходит гашение информации как в информационной части стека, так и в УЭП. В рассматриваемом случае схема 26 подготовлена сигналами с триггеров 28 и 29 и по шине 39 выдаетс высокий разрешающий сигнал управ лени считыванием информации. Через схему 15 состо ние триггера 18 перепишетс на выход на шину 4. После этого поступит сигнал гашени по шине 2, по которому обнулитс считанное слово через вентиль 23, и с задержкой обнулитс триггер УЭП через схему 34.. При считывании информации из первого слова стека высокий разрешающий сигнал на шину 40 выдаетс не по сигнал с вентил управлени считыванием инфор мации, как в остальных словах стека а непосредственно по сигналу с выхода триггера УЭП 29. Надежность работы стека определ етс двум параметрами: числом передач информации по шинам в процессе чтени и надежностью элементов пам ти . При использовании сдвигающего ре гистра число передач в процессе счи тывани информации зависит от числа разр дов в одном слове стека и от числа зан тых слов пам ти. При использовании бессдвигового устройств число передач не зависит от числа слов, хран щихс в пам ти, а определ етс только числом разр дов в слове. Надежность устройства, кроме того , определ етс надежностью работы отдельных элементов. Отказ одного элемента в сдвигающем регистре приводит к потере информации во всем разр дном сечении. В то врем , как в устройстве без сдвига информации происходит потер только в одном разр де одного информационного слова Например, если проанализировать работу стека объемом в двадцать слоэ построенного по принципу сдвигающего регистра и по бессдвиговому принципу с точки зрени надежности, то, использу вышеизложенное, можно сказать , что надежность такого устройства , построенного по бессдвиговому принципу возрастает в двадцать раз при полностью заполненном стеке по сравнению с устройством, построенном по принципу сдвигающего регистра. Формула изобретени Одноразр дное стековое запоминающее устройство, содержащее элементы пам ти, первые входы которых подключены к шине записи, вторые - к шине управлени записью, третьи - к одной из информационных разр дных шин, четвертые - к шине установки в О, п тые - к шине управлени считыванием, выход элемента пам ти подключен к другой разр дной шине, отличающеес тем, что, с целью повышени надежности устройства, в него введены управл ющие элементы пам ти, первый выход каждого из которых, кроме последнего, подключен к п тому входу каждого из элементов пам ти, второй выход каждого управл ющего элемента пам ти подключен к восьмому входу последующего управл ющего элемента пам ти, первые и вторые входы каждого управл ющего элемента пам ти подключены соответственно к шинам записи и считывани , третьи входы каждого управл ющего элемента пам ти подключены к шинам управлени записью- , четвертые входы каждого управл ющего элемента пам ти подключены к шине Установка в О, п тые входы каждого управл ющего элемента пам ти соединены с первым выходом данного управл ющего элемента пам ти, шестой и седьмой BKOfstt каждого управл ющего элемента пам ти, кроме последнего, соединены соответственно с третьим выходом предыдущего управл ющего эле .мента пам ти и восьмым входом последующего управл ющего элемента, шестой вход последнего управл ющего элемента пам ти подключен к шине записи. 25 memory elements, the first and second inputs of each memory control element are connected respectively to the write and read buses, the third inputs of each memory control element 30 are connected to the write control buses, the fourth inputs of each memory control element are connected to the bus. Installation in O, the fifth inputs of each memory control element are connected to the first output of this memory control element and the sixth and seventh inputs of each memory control element, except the last one, are connected to the third th previous output control pad memory and eighth input of the subsequent control memory element, a sixth input last L councils guide member is connected to the memory write bus. In addition, each control memory element, except the last one, contains a trigger, And elements and a delay element, the output of the first And element is the first output of the control memory element, one of the inputs is the eighth input of the control memory element, the other input of the first element I is connected to the single output of the trigger and is the third output of the control memory element, the zero output of the trigger is connected to the input of the delay element whose output is the second output of the control memory element, the first and second inputs the trigger is connected to the outputs of the second and third elements AND, the first, second and third inputs of the second element AND, respectively, are the first, second and third inputs of the control memory element, the peevye and the second inputs of the third element AND are the fourth and n the first inputs of the control memory element, the first and second inputs of the fourth element I are the corresponding seven and seven inputs of the control memory element, the output of the fourth element I is connected to the third input of the second element I. T Also, the last control element of the memory contains a trigger, two delay elements and two elements AND, the first, second and third inputs of the first element I being the first, second and third inputs of the last control element of the second element respectively. And are respectively the fourth and fifth inputs of the last control element pa m mc, the outputs of the elements And are connected to the trigger points, the zero output of which is connected to the input of the first delay element, the output of which is the second Odom last control member memory trigger unit output is the first output of the control memory element, input of the second delay element is a sixth input of the last pack guide ravl memory element, the second delay element connected to the output element and the second input. The drawing shows the structure of a one-bit stack memory device. The device contains information recording bus 1, bus 2 Installation in О, information discharge buses (input) 3 and output 4, elements 5-8 of the delay line, input 9 and output 10 words of the device, zero 11 and one 12 outputs of the trigger of the control element memory (IEP), arriving at i + 1 word of memory, output gates 13-15 of reading information, elements 16-18 of memory (triggers), input gates 19-21 of information recording, gates 22-24 of installing memory elements in O, gates 25 and 26 control the read information, triggers 27-29 control elements of the memory in Enti 30-32 recording information in the CCD, gates 33-35 installation of CEC in O, valves 36 and 37 control information recording, bus 38-40 read control in i, i-1 and the first words of memory, bus 41-43 write control in i, i-1 and. The first word of the memory .. The device works as follows. Out of the entire memory array in the storage device, at each time instant, only information located on the border of the free and occupied zones is used. Therefore, it suffices to describe the work in two modes: writing to the stack and reading from the stack. Writing information to the stack. Suppose that in the l, 2, ..., i-2 word of the device information is recorded, i.e. units of these words are recorded in triggers of the ECM. Triggers 27 and 28 are in zero state. Thus, the control circuit for writing to the register (word) of memory 17 is prepared. In addition, the signal from the valve 37 goes to the input tap of the CEC 31. Recording to the memory is performed through the gate 22, the second and third inputs of which receive signals from the bus 3 and the information recording signal from the bus 1. After the information word is written in the trigger 28, a unit is entered / which indicates that this memory word is occupied by information. When recording information in the first word of the stack, the signal for recording resolution is set on bus 43 not by the signal from the output of the write control valve, as when writing to the next words of the stack, but directly by the signal from the output of trigger 29 of the first word. Reading information from the stack. Suppose that from the first to i-1 words of the stack are occupied with information, then all trpcflcfs of the CEC of these words, including the i8 and 29 triggers, are in one state. The reading is carried out in two steps. First, the information word is read, and then the information is extinguished, both in the information part of the stack, and in the SEC. In the case under consideration, circuit 26 is prepared by signals from triggers 28 and 29, and a high resolution information read control signal is output via bus 39. Through circuit 15, state 18 of the trigger 18 is rewritten to the output on bus 4. After that, a blanking signal is received on bus 2, through which the read word is cleared through gate 23, and the CEC trigger is reset with delay 34. When reading information from the first word of the stack The high resolution signal to bus 40 is not outputted by the signal from the information read control valve, as in the rest of the stack words, but directly from the output signal of the UEP trigger 29. The reliability of the stack operation is determined by two parameters: Inam in the process of reading and reliability of memory elements. When using a shift register, the number of transfers in the process of reading information depends on the number of bits in one word of the stack and on the number of occupied words of the memory. When using the shearless device, the number of transmissions does not depend on the number of words stored in the memory, but is determined only by the number of bits in the word. The reliability of the device is also determined by the reliability of the individual elements. The failure of one element in the shift register leads to the loss of information in the entire bit section. At the same time, in a device without shifting information, only one bit of information word is lost. For example, if we analyze the work of a twenty-layer stack constructed on the basis of a shift register and non-shear principle from the point of view of reliability, then using the above, say that the reliability of such a device built on the shear-free principle increases twenty times with a completely filled stack compared to a device built on the principle of register-shifting a. Claims of Invention A one-bit stack memory device containing memory elements, the first inputs of which are connected to the recording bus, the second to the write control bus, the third to one of the information discharge buses, the fourth to the installation bus in O, the fifth to the read control bus, the output of the memory element is connected to another bit bus, characterized in that, in order to increase the reliability of the device, control elements of the memory are inserted into it, the first output of each of which, except the last one, is connected to the fifth input to each of the memory elements, the second output of each memory control element is connected to the eighth input of the subsequent memory control element, the first and second inputs of each memory control element are connected respectively to the write and read buses, the third inputs of each memory control element These are connected to the write control bus-, the fourth inputs of each memory control element are connected to the bus. Installation in O, the fifth inputs of each memory control element are connected to the first output of this control. The memory element, the sixth and seventh BKOfstt of each memory control element, except the last one, are connected respectively to the third output of the previous memory control element and the eighth input of the subsequent control element, the sixth input of the last memory control element is connected to the bus records
2. Устройство по п.1, о т л и ч аю щ е е с тем/ что каждый управл ющий элемент пам ти, кроме последнего, содержит триггер, элементы И и элемент задержки, причем выход первого элемента И вл етс первым выходом управл ющего элемента пам ти, один из входоввосьмым входом управл ющего элемента пам ти, другой вход первого элемента И соединен с единичным .выходом триггера и влйетс третьим выходом управл ющего элемента пам ти, нулевой выход триггера соединен с входом элемента задержки, выход которого вл етс вторым выходом управл ющего элемента пам ти, первый и второй входы триггера соединены с выходами соответственно второго и третьего элементов И, первый, второй и третий входы второго элемента И вл ютс соответственно первым, вторым и третьим вхоцамн управл ющего элемента пам ти, первый и второй входы третьего элемента И вл ютс соответственно четвертым и п тым входами управл ющего элемента пам ти, первый и второй входы четвертого элемента И вл ютс соответственно шестым и седьмым входами управл ющего элемента пам ти, выход четвертого элемента И соединен с третьим входом второго элемента И.2. The device according to claim 1, of which there is a trigger, an And element and a delay element, each control element of the memory, except for the last one, the output of the first element And is the first output of the control The memory element, one of the eighth input of the control memory element, the other input of the first element I is connected to the single output of the trigger and the third output of the control memory element, the zero output of the trigger is connected to the input of the delay element whose output is the second control output memory, the first and second inputs of the trigger are connected to the outputs of the second and third elements AND, the first, second and third inputs of the second element AND, respectively, are the first, second and third control elements of the memory, and the first and second inputs of the third element AND are the fourth and fifth inputs of the control memory element, respectively; the first and second inputs of the fourth And element are respectively the sixth and seventh inputs of the memory control element; the output of the fourth And element is connected to This is the entrance of the second element I.