(54) СЧЕГЧИКОВЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ(54) COUNT DRAFT FREQUENCY
Изобретение относитс к импульсной технике и может быть использовано в системах цифровой обработки информации в качестве генераторов опорных частот, генераторов измен ющихс импульсных последовательностей. Известен счетчиковый делитель частоты , состо щий из счетных чеек, к синхронизирующим входам (с-входам) которых подключен вход тактовых импульсов (гТИ) устройства, счетный вход (Т-вход) К-ой чейки подключен к выходу элемента И, один из входов которого соединен с выходом, а второй со счетным (Т-входом ) счетной чейки (K-l) разр да. На входы параллельной записи (р -входы) подаетс входной код, а входы переключени режимов Счет - Запись (V-входы ) подключены к снгна; Счет - Запись На счетный вход чейки 1-го подаетс логическа . Выходами устройства вл ютс выходы счетных чеек f ij. Частоты на выходах г - ти . JTM . . р .ти . .1 11 г- i---1 IH где f тц. - частота следовани ТИ. Недостатком устройства вл ютс ограниченные функциональные возможности , так как. выходные частоты 5 , fg. 5ц :неизменны. . Цель изобретени .- расщирение функциональных возможностей устройства посредством изменени значений выходных частот, например: г -ТУ1 . р 1-ой цикл: 1 l I 2. X. - JTVI . и 2. I 2-ОЙ цикл: . Исгстовдениа цель достигаетс тем, что п счетчиковый делитель частоты, содержоишй в каждом разр де счетную нчойку и элемент И, первый вход которого соединен с Выходом счетной чейки, а выход - с счетным входом последующей счетной чейки, входы тактирующих импульсов счетных чеек соединены с входом тактовых импульсов устройства. входь параллельной записи счетных чеек подключены к источнику входного кода, в каждый разр д делител дополнительно введены элемент запрета и элемент ИЛИ, подключенный первым входом к счетному входу счетной чейки, вторым входом к входу параллельной записи счетной чейки а выходом - к второму входу элемента И, затрещающий вход элемента запрета соединен с счетным входом счетной чейки , а его информационный вход соединен .с входом параллельной записи счетной чейки, вь1ход соединен с входом переключени режимов работы счетной чейки. Выход элемента И последнего разр да соединен с счетным входом счетной чейки первого разр да, первым входом эле- мента ИЛИ первого разр да, выходы счет ных чеек всех разр дов соединены с вы ходами клеммами устройства. На чертеже представлена схема предлагаемо1Ч5 делител . Устройство содержит счетные чейки 1-1,...,1-и; элементы 2-1, 2-2,...,2-vi И, элементы 3-1, 3-2,...,3-И ИЛИ, элементы 4-1, 4-2„..,4-и запрета, источник 5 входного кода, вход 6 тактовых импульсов, выходы 7-1, 7-2,...,7-VI устройства. Синхронизирующие С-входы счетных чеек 1-1, 1-2,...,-VI соединены с входом 6 тактовых импульсов устройства, счетный вход (Т-вход) счетной чейки К-го разр да соединен с выходом элемента 2 К-1 И {K-l)-ro разр да, с первым Входом элемента 3 К ИЛИ и входом запрета элемента 4 К запрета К-го разр да, второй вход элемента 3 К ИЛИ соединен с входом параллельной записи (Т -входом) счетной чейки и вторым входом элемента .4 К запрета, выход элемента запрета соединен с входом переключени , режимов (V -входом) Счет - запись счетной чейки 1 - К, выход элемеета 3 К ИЛ соединен с вторым входом элемента 2 К И, первый вход которого соединен с выходом счетной чейки 1 К, выход элемента 2 vi И и-го разр да соединен с Т-входом счетной чейки 1, первым входом элемента Ш1И и входом запрета элемента запрета 4 1 1-го разр да1 Выходами 7 1, 7 2,...,7 И делител вл гртс вьцсоды счетных чеек 1 1, ,...,. Устройство работает следующим образом . Услови записи кода в счетчик (на примере одного разр да): в том случае, если на счетном входе есть сигнал (подаетс логическа 1), то запись кода не произойдет, так как на выходе элемента запрета получаетс логическа единица независимо от сигнала на втором ее входе, что соответствует режиму Счет. Если же на счетном входе нет сигнала, то гфи наличии 1 на D входе и, соответственно, на втором входе элемента запрета, на выходе элем.ента запрета и соответственно на V -входе чейки получаетс О, что соответствует режиму Запись, и очередной тактовый .импульс впишет 1 в чейку. Если же на D-входе. О, то на V-входе сохранитс О и изменение состо ни чейки не 1роизойдет. Таким образом, если на счетном входе О, то очередным тактовым импульсом может записатьс 1, О на р-входе в чейку.Hei записываетс и состо ние ее не мен етс . Пусть Входной код наиболее простого вида 1 в одном из разр дов, дл ощ)е- деленности в первом и О в остальных разр дах, а исходное состо ние счетчика безразличное. Если перва . чейка в нулевом состо нии, то на ее счетном входе получаетс О и очередным тактовым импульсом в чейку записываетс 1 по D -входу. На выходе схемы совпадени 1-го разр да получаетс 1 и начина со второго разр да делитель начинает работать как обычный двоичный счетчик пока все разр ды .не установ тс в 1. После этого очередной тактовый импульс установит все чейки в О и следующий тактовый импульс вновь впишет 1 в счетную чейку первого разр да и начнетс следующий .цикл. Дл прин того входного кода получаем следующие выходные частоты: ти о ти i-J J|T ( 2 i/T I i Если изменить входной код таким , чтобы 1 была во втором разр де , а в остальных О , то получаютс следующие выходные частоты: , и., .1ти. . f. /.-ли-i о« IJ The invention relates to a pulse technique and can be used in digital information processing systems as reference frequency generators, alternating pulse sequence generators. A counter frequency divider, consisting of counting cells, is known to the synchronization inputs (c-inputs) of which the clock input pulse (GTI) input of the device is connected, the counting input (T input) of the K-th cell is connected to the output of the And element, one of whose inputs connected to the output, and the second with a counting (T-input) counting cell (Kl) bit. The inputs of the parallel recording (p-inputs) are supplied with the input code, and the switching inputs of the Counting - Recording (V-inputs) are connected to the cable; Invoice - Record Logic is fed to the counting input of the 1st cell. The outputs of the device are the outputs of the counting cells f ij. Frequencies at the outputs of g. JTM. . r. .1 11 g- i --- 1 IH where f tts. - the frequency of following TI. The disadvantage of the device is limited functionality, as. output frequencies 5, fg. 5c: unchanged. . The purpose of the invention is to extend the functionality of the device by changing the output frequency values, for example: r-TU1. p 1st cycle: 1 l I 2. X. - JTVI. and 2. I 2nd cycle:. The objective is achieved by the fact that n the counter frequency divider, containing in each discharge counter and an element, the first input of which is connected to the Output of the counting cell, and the output - with the counting input of the subsequent counting cell, the inputs of the clock pulses of the counting cells are connected to the input of the clock pulses device. the input of the parallel recording of counting cells is connected to the input code source, a prohibition element and an OR element connected by the first input to the counting input of the counting cell are added to each digit of the divider, the second input to the input of the parallel recording of the counting cell and the output to the second input of the AND element, the prohibition input of the prohibition element is connected to the counting input of the counting cell, and its information input is connected to the parallel recording input of the counting cell, the input is connected to the input of switching the operating modes of the counting cell. The output of the last digit element AND is connected to the counting input of the counting cell of the first digit, the first input of the OR element of the first digit, the outputs of the counting cells of all bits are connected to the output terminals of the device. The drawing shows the scheme of the proposed 1 × 5 divider. The device contains counting cells 1-1, ..., 1; elements 2-1, 2-2, ..., 2-vi И, elements 3-1, 3-2, ..., 3 AND, elements 4-1, 4-2 „.., 4- and prohibition, source 5 input code, input 6 clock pulses, outputs 7-1, 7-2, ..., 7-VI devices. Synchronizing C-inputs of counting cells 1-1, 1-2, ..., - VI are connected to the input of 6 clock pulses of the device, the counting input (T-input) of the counting cell of the K-th digit is connected to the output of element 2 K-1 AND {Kl) -ro bit, with the first input of the element 3 K OR and the input of the prohibition of the element 4 K of the prohibition of the K-th discharge, the second input of the element 3 K OR is connected to the input of the parallel recording (T-input) of the counting cell and the second input of the element .4 K prohibition, the output of the prohibition element is connected to the input of the switching, modes (V-input) Account - recording of the counting cell 1 - K, output of the element 3 K IL connection Inen with the second input of the element 2 K And, the first input of which is connected to the output of the counting cell 1 K, the output of the element 2 vi And I-th bit is connected to the T-input of the counting cell 1, the first input of the element Sh1I and the prohibition input of the prohibition element 4 1 1st bit Yes1 Outputs 7 1, 7 2, ..., 7 And the divisor of the VLTs of the electronic counters 1 1,, ...,. The device works as follows. Conditions for writing the code to the counter (using one bit as an example): if there is a signal at the counting input (logical 1 is supplied), the code will not be written, since the output of the prohibition element results in a logical unit regardless of the signal on its second input, which corresponds to the account mode. If there is no signal at the counting input, then gfi there is 1 at the D input and, accordingly, at the second input of the prohibition element, at the output of the prohibition element and accordingly at the V input of the cell, O is obtained, which corresponds to the Record mode, and the next clock one. momentum will enter 1 in the cell. If the D-input. Oh, then O will be saved at the V input, and the change of the cell state will not happen. Thus, if on the counting input O, then the next clock pulse can be written 1, O on the p input to the cell. Hei is recorded and its state does not change. Let the input code of the simplest form be 1 in one of the bits, for the purpose of separation in the first and O in the remaining bits, and the initial state of the counter is indifferent. If the first. the cell is in the zero state, then, at its counting input, O is received and the next clock pulse is written to the cell with 1 D input. At the output of the 1st bit matching circuit, 1 is obtained and, starting from the second bit, the divider starts working as a normal binary counter until all bits are set to 1. After this, the next clock pulse will set all cells to O and the next clock pulse again will write 1 into the counting cell of the first bit and the next .clock will start. For the received input code, we get the following output frequencies: ti iJJ | T (2 i / TI i) If you change the input code so that 1 is in the second bit, and in the remaining O, you get the following output frequencies:, and ., .1ti.. F. / .-Li-i about "IJ