SU940172A1 - Цифровой коррел тор - Google Patents

Description

1

Изобретение относитс  к вычисли тельной технике и предназначено дл  взаимнокоррел цириной обработки эхо-, сигналов.

Измерение взаимной коррел ционной функции (ВКФ) между входным и опорным сигналами в реальном масштабе времени требует обработки всего массива N выборок (определ емого длительностью сигнала и точностньми пара метрами измерени ) за врем  меж, двум  соседними выборками, поступающими на вход коррел тора.

Известен цифровой коррел тор, содержащий два аналого-цифровых преобразовател , два усредн ющих и цеитриг рующих устройства, формирователь задержки , арифметический блок АБ, устройство управлени  и синхронизатор . Коррел тор обеспечивает последовательное вычисление ординат ВКФ по приращени м, причем.врем , необходи- . мое на вычисление ВКФ, сокращаетс  в

-32 раза по сравнению с традиционным последовательным вычислением ординат lj.

Данный коррел тор обладает существенньми недостатками - увеличивает погрешность вычислени  ординат ВКФ и требует быстродействующих блоков пам ти.

Наиболее близким по технической

to сущности и схемному решению к предлагаемому  вл етс  цифровой коррел тор, содержащий два блока пам ти с произвольной выборкой, адресный счетчик, соединенный с адресными входами бло15 ков пам ти, тактовое устройство, соединенное выходами с блоками пам ти и адресным сметчиком и АБ, соединенный входами с выходами блоков пам ти . При работе коррел тора цифровые

20 выборки входного сигнала последовательно поступают в блок пам ти, где хран тс  N текущих значений выборок входного. сигна.па, в другой блок пам ти последовательно поступают N цифровых выборок опорного сигнала (запись опорных выборок обычно осуществл етс  в момент излучени  зондирующего сигнала). Вычисление ординаты ВКФ между входньи и опорным сигналами осуществл етс  путем полного опроса пам ти обоих блоков пам ти,последо вательного образовани  N пар выбором за врем  между двум  соседними выборками входного сигнала. Дальнейшее вычисление ВКФ в АБ производитс  традиционными методами перемножени  выбо рок, составл ющих пары, и усреднени  результатов умножени . Очередна  вход ма  выборка, поступающа  в блок пам ти , стирает самую старую по времени прихода в блок выборку и цикл вычислени  очередной орди.наты ВКФ повто р етс . Адресный счетчик последоваг тельно формирует адреса обращени  к N  чейкам пам ти каждого блока пам ти . Тактовое устройство обеспечивает; управление операци ми во времени.При вычислении ординаты ВКФ используютс  равномерно расположенные по длине интервала суммировани  (длительность зондирующего сигнала) дискретные значени  сигнала. Интервал между данными выборками определ етс  исход  их поло сы сигнала и точности вычислени  ВКФ, т.е. выбираетс  степень коррелированности выборок (2 1 Однако в р де случаев, например, дл  сигнала с линейной частотой модул цией (ЛЧМ) или гиперболической частотной модул цией (ГЧМ) степень корре лированное ти между равномерно расположенными выборками будет неодинаков вой. Низкочастотные участки сигнала будут представлены выборками, степень коррел ции которых во много раз может превосходить расчетную, выбранную исход  из верхней граничной частоты сигнала.Известно, что увеличение степени коррел ции между выборками только до определенной величины дает выигрыш в точности вычислени , а дальнейшее увеличение коррел ции приводит лишь к избыточности. Дл  сигнала, например широкополосного сигнала с ГЧМ, у которого низкочастотное заполнение составл ет 85-90 длительности всего сигнала, избыточность числа выборок может достигать -больших значений. Цель изобретени  - повышение быстродействи  коррел тора при практически неизменной точности вычислени . Поставленна  цель достигаетс  тем, что в цифровой коррел тор, содержащий блок умножени , входы которого подключены соответственно к выходам первого и второго блоков пам ти, управл ющие входы которых соединены соответственно с первым .и вторым выходами блока синхронизации, адресный вход второго блока пам ти подключен к выходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножени  подключен к входу блока усреднени , дополнительно введены два блока элементов И, блок элементов ИЛИ, триггер, второй адресный счетчик, сумматор и блок пам ти адресов, вход которого подключен к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого соединен с первым входом первого блока элементов И и подключен к выходу второго адресного счетчика ,вход которого соединен с первым выходом блока синхронизации,выход сумматора подключен к первому входу второго блока элементов И, вторые входы блоков элементов И соединены соответственно с первым и вторым выходами триггера, установочные входы которого подключены соответственно к первому и второму выходам блока синхронизации выходы элементов И соединены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого подключен к адресному входу первого блока пам ти . Сущность изобретени  зактючаетс  в том, что при вычислении ординаты ВКФ используютс  выборки с одинаковой степенью коррел ции между собой, т.е. интервал между ними определ етс  не верхней граничной частотой сигнала (максимальна  частота заполнени ), а частотой, соответствующей данному участку опорного детерминированного сигнала, что позвол ет устранить, избыточность количества выборок, участвующих в процессе вычислени  ординаты ВКФ, и, как следствие этого, увеличить быстродействие коррел тора . На чертеже изображен цифровой коррел тор . Коррел тор содержит последовательно соединенные блок 1 синхронизации, адресный счетчик 2, блок 3 пам ти адресов (БПА), сумматор k, первый блок 5 элементов И, блок 6 элементов ИЛИ, первый блок 7 пам ти и блок 8 умножени , триггер Э, пр мым выходом подключенный через блок 0 элементов И к вторым входам блока 6 элементов ИЛИ, инверсным выходом подключенный к вторым входам первого блока 5 элементов И, адресный счетчик 11, входом подключенный с первьм установочным входом триггера 9, с управл ющим входом первого блока 7 пам ти и с вторым выходом блока 1 синхронизации, выходы адресного счетчика 11 подключены к вторым входам второго блока 10 элементов И и сумматора , второй установочный вход триггера Э подключен к входу первого счетчика 2 и к управл ющему входу второго блока 12 пам ти, адресные входы которого подключены к выходам первого адресного счетчика 2, а выход - к второму входу блока 8 умножени , выход которого соединен с входом блока 13 усреднени .

Цифровой коррел тор работает следующим образом.

Кажда  выборка входного сигнала (интервал дискретизации входного сигнала определ етс  исход  из верхней граничной частоты опорного сигнала, записываетс  в первый блок 7 пам ти, где хранитс  в течение N циклов вычислени  ординат ВКФ, т.е. всегда в пам ти хранитс  N текущих значений выборок входного сигнала. В блок 12 пам ти записываютс  п прореженных, как правило, неравномерно (в соответствии с законом модул ции) выборок опорного детерминированного сигнала. В паузе между входными (непрореженными ) выборками входного сигнала происходит опрос всего объема пам ти (п выборок) блока 12. Адреса  чеек опроса последовательно формируютс  адресным счетчиком 2 как дл  опроса блока 12 пам ти, так и блока 3 пам ти адресов ,, в котором записаны адреса п  чеек пам ти блока 7, подлежащих опросу в первом цикле - вычислении первой ординаты ВКФ. Код адреса  чейки опроса через сумматор k, блок 5 элементов И и блок 6 элементов ИЛИ поступает на адресные входы блока 7 пам ти . Значение выборки с выхода блока 7 пам ти поступает в блок умножени  8, на второй вход которого синхронно поступает соответствующа  ей.выборка опорного сигнала с выхода блока

12 пам ти. Таким образом, осуществл етс  выбор п выборок (из массива N) входного сигнала. В следующем цикле вычислени  очередной ординаты ВКФ адреса опроса  чеек пам ти блока 7 измен ютс  на единицу, т.е. в каждом цикле вычислени ординаты ВКФ к адресам хран щимс  в блоке 3 пам ти адресов прибавл етс  в сумматоре k пор дковый номер вычисл емой ординаты ВКФ формируемый адрес1 ым счетчиком 11-. Код адреса, формируемый последним, также поступает через блок 10 элементов И и блок Б элементов ИЛИ на адресные входы блока 7 пам ти в момент записи входных выборок в данный блок 7 пам ти . Триггер 9 по тактовым импульсам, поступающим с тактового устройства управл ет работой двух блоков (5 и 10) элементов И и блоком 6 элементов ИЛИ, которые коммутируют коды адресов записи (с адресного счетчика 11) и коды адресов считывани  (с сумматора

Ю.

В коррел торе в каждом цикле вычислени  ВКФ количество операций умножени  уменьшаетс  в N/n раз. Уменьшение количества обращений к блокам пам ти снижает требовани  по быстродействию к ним. Введение дополнительного блока пам ти адресов объемом п компенсируетс  уменьшением объема пам ти блока в опорном канале в N/n раз. Точность вычислени  ординат ВКФ практически остаетс  неизменной, т.е. а процессе вычислени  используютс  выборки с равной степенью коррел ции , практически обеспечивающие максимальные или заданные точностные параметры . Устраненные из процесса вычислени  выборки с сильной степенью коррел ции практически не улучшили бы точностные параметры. К достоинствам предлагаемого устройства относитс  тот факт, что коррел ционна  функци  по-прежнему вычисл етс  с шагом, равным интервалу дискретизации входного процесса. Кроме того, использование в процессе вычислени  неравномерно расположенных выборок устран ет возможность по влени  синхронной помехи .

формула изобретени 

Цифровой коррел тор, содержащий блок умножени , входы которого подключены соответственно к выходам перг

Claims (1)

1. Формула изобретения

   Цифровой коррелятор, содержащий блок умножения, входы которого подключены соответственно к выходам пер?

   Ί 940172 8 вого и второго блоков памяти, управп.! ляющие входы которых соединены соот- > ветственно с первым и вторым выходами блока синхронизации, адресный вход второго блока памяти подключен к вьп 5 ходу адресного счетчика, вход которого соединен с вторым выходом блока синхронизации, выход блока умножения подключен к входу блока усреднения, отличающийся тем, что, с 1 целью повышения быстродействия, в коррелятор дополнительно введены два блока элементов И, блок элементов ИЛИ, триггер, второй адресный счетчик^ сумматор и блок памяти адресов, вход ι которого подключен к выходу первого адресного счетчика, а выход соединен с первым входом сумматора, второй вход которого объединен с первым входом первого блока элементов И и под- 2 ключей к выходу второго адресного счетчика, вход которого соединен с первым выходом блока синхронизации, выход сумматора подключен к первому входу второго блока элементов И, вторые входы блоков элементов И соединены соответственно с первым и вторым выходами триггеров, установочные входы которого подключены соответственно к первому и второму выходам блока синхронизации, выходы элементов И соединены соответственно с первым и вторым входами блока элементов ИЛИ^ выход которого подключен к адресному входу первого блока памяти,