SU1269048A1 - Спектральный анализатор случайных сигналов - Google Patents

Description

i Изобретение относитс  к специализированным средствам вычислительной техники, предназначенным дл  измерени  характеристик случайных сигналов , и може.т найти применение при классификации аналоговых сигналов (например, электроэнцефалограмм, выходных сигналов САУ) на основе определени  коэффициентов разложени  спектральной плотности случайного процесса по базисной системе ортонор мированных на интервале 0,Т функций Хаара. Цель изобретени  - повышение быст родействи  путем уменьшени  времени измерени  спектральной плотности и получение аналитического предстйвлени  измер емой функции на основе определени  коэффициентов разложени  указанной функции по базисной системе ортонормироваиных функций Хаара. На фиг.1 представлена структурна  схема спектрального анализатора случайного сигнала; на фиг.2 - схема блока апериодических звеньев пер вого пор дка; на фиг.З - схема умно жител ; на фиг.4 - схема масштабног блока; на фиг.З - схема блока управ лени , на фиг.6 - схема функциональ ного блока; на фиг.7 - временные диаграммы работы устройства. Спектральный анализатор случайны сигналов (фиг.1) содержит нормализатор 1, блок 2 апериодических звеньев первого пор дка, блок 3 умноже ни , блок 4 интеграторов, блок 5 вычитателей, масштабный блок 6, интегратор 7, аналоговый коммутатор 8, блок 9 управлени , аналого-цифровой преобразователь (АЦП) 10, блок 11 пам ти, квадратор 12,, масштабно-суммирующий блок 13, инвертор 14, блок 15 фиксирующих элементов , накапливающий сумматор 16, умн житель 17 и функциональный блок 18. В анализаторе последовательно со динены нормализатор 1, св занньй входом с входом анализатора, а упра л ющим входом - с соответствующим выходом блока 9 управлени , блок 2 апериодических звеньев первого пор дка , блок 3 умножени , блок 4 интеграторов , блок 5 вычитателей, аналоговый коммутатор 8, аналогецифровой преобразователь 10, блок 11 пам ти, масштабньй блок 6, выход которого подключен к второму входу 482 блока 5 вычитателей, последовательно соединены с блоком 11 пам ти, умножитель 17, накапливающий сумматор 16, блок 15 фиксирующих элементов, инвертор 14 и масштабно-суммирующий блок 13. Нормализатор 1 служит дл  подачи анализируемого случайного сигнала на вход анализатора на врем  наблюдени  PjT) и ослаблени  (усилени ) его с целью удобства осуществлени  преобразовани  сигналов в анализаторе при определении коэффициентов разложени  спектральной плотности анализируемого процесса. Он содержит последовательно соединенные электронный ключ и масштабный усилитель, коэффи циент передачи которого может быть установлен перед проведением анализа с помощью переключател , осуществл ющего изменение значений сопротивлений входного резистора и резистора цепи.обратной св зи усилител . Вход и управл ющий вход ключа  вл ютс  соответственно входом и управл ющим входом нормализатора. Выходом последнего  вл етс  выход масштабного усилител . Блок 2 апериодических звеньев первого пор дка состоит из набора звеньев с посто нными времени П. (j 1, 2, ...) ,выполненкьгх в виде инвертирующих усилителей 19 и 20 посто нного тока (УПТ), электронных ключей 21-25, конденсатора 26, входного регистра 27, двоичных резисторов 28-31 цепи обратной св зи УПТ 19, входного резистора 32, резистора 33 цепи обратной св зи УПТ 20 ( величины сопротивлений указанных резисторов одинаковые), резистор 34 цепи разр да конденсатора 26 (освобождени  апериодического звена от запасенной энергии). На группу клю й 21-24 поступает обратньш двоичный код, соответствующий величине интервала анализа сигнала Т. В блоке входы апериодических звеньев объединены соответственно во вход и управл ющий вход блока. Выходами последнего  вл ютс  выходы апериодических звеньев. Одноименные кодовые входы групп апериодических звеньев объединены в кодовые входы группы блока. Величины емкостей конденсаторов 26 выбираютс  в соответствии с посто нными времени Tj (,2,.. Клок 3 умножени  содержит масшта ные усилители с регулируемым во вре мени коэффициентом передачи, измен ющимс  в зависимости от обратных двоичных кодов мгновенных значений случайного сигнала, соответствующих дискретным моментам времени tg q дt q (q 0,1,2,3,...) (1 где йС (f- частота следований управл ющих импульсов АЦП 10 в случае получени  на выходе последнего обратных двоичных кодов мгновенных значений случайного сигнала). Масштабные усилители блока 3 содержат неинвертирующий 35 и инвертирующий 36 УПТ, инвертор 37, элект ронные ключи 38-43,входной резистор 44 и двоичные резисторы 45-48 цепи обратной св зи УПТ 35, входной резистор 49 и резистор 50 цепи обратной св зи УПТ 36. Блок 4 интеграторов состоит из набора интеграторов. Каждый из них снабжен входом, выходом и двум  управл ющими входами Сброс и Интегрирование, Входы и вьпсоды интеграторов образуют группы соответственно входов и выходов блока 4. Одноименные управл ющие входы ин теграторов объединены в два управл ющих входа блока 4 Сброс и Интегрирование . При подаче на них уп равл ющих сигналов производ тс  соответственно освобождение интеграторов от запасенной энергии и интег рирование. Блок 5 вычитателей состоит из на бора вьмитателей. Каждый из них содержит инвертор и сумматор на два входа, один из которых соединен с выходом инвертора. Одним входом вычитател   вл етс  вход инвертора, а другим - соответствуюпщй вход сум матора. Выходом вычитател  служит выход сумматора. Входы и выходы вычитателей образуют группы соответст венно входов и выходов блока. Масштабный блок 6 сос.тоит из набора масштабных усилителей, (фиг.4) Каждый такой усилитель содержит неинвертирующий УПТ 51 двоичных резис торов 52-55, образующих входное сопротивление УПТ 51, резистор 56 цеп обратной св зи УПТ, электронные клю 57-60, а также вход, выход и группу кодовых входов. Блок управлени  (фиг.5) служит дл  формировани  управл ющих сигналов (импульсов и потенциалов) и содержит блок 61 формировани  сигнала Пуск 1 (образуетс  при .нажатии на соответствующую кнопку передней панели блока), усилитель 62, блок 63 из последовательно соединенных схемы Ш1И на два входа и усилител , блок 64 из последовательно соединенных схемы ИЛИ на два входа и усилител , высокостабильньй по частоте следовани  импульсов задающий генератор 65, делитель 66 частоты со схемой ИЛИ на два входа, соединенной выходом с входом делител  Установка в О, блок 67 из последовательно соединенных схемы ИЛИ на два входа и усилител , двоичный суммирующий счетчик 68, источник 69 эталонного напр жени , блок 70 формировани  сигнала Пуск 2 (образуетс  при нажатии на соответствующую кнопку передней панели блока 9), триггер 71 со схемой Ш1И на два входа, выход которой соединен с входом установки триггера в состо ние О, блок 72 из последовательно соединенных схемы И на два входа и усилител , блока 73 пам ти , усилитель 74, элемент 75 задержки , двоичный суммирующий счетчик 76 со схемой ИЛИ на два входа, соединенной выходом с входом счетчика Установка в О, блок 77 из последовательно соединенных схемы ИЛИ на три входа усилител , триггер 78 со схемой ИЛИ на два входа, соединенной выходом с входом установки триггера в состо ние О, преобразователь 79 дес тичного кода в двоичный , логическую схему 80 (содержит набор схем И и вьдает на выходе сигнал при образовании на выходах счетчика 76 двоичного кода, соответствующего величине Т), усилитель 81, блок 82 из последовательно соединенных схемы И на два входа и усилител , распределитель 83 импульсов, блок 84 управл ющих потенциалов коммутатора 8, блок 85 управл ющих импульсов 10, датчик 86 масштаба ь (W)- верхн   гранична  частота спектральной плотности случайного сигнала), блок 87 импульсов записи в блок 24, блок 88 импульсов записи, блок 89 импульсов считьшани , блок 90импульсов записи, преобразователь 91дес тичного кода в обратный двоич5

ный код, датчик 92 величины Т (содержит многовходовой сумматор и неинвертирующие УНТ, снабженные в цеп х обрат.ной св зи дес тичными резисторами н подключенные, входами к выходу источника 69, а выходами к соответствующим входам мн-огавходового сумматора, величины сопротивлений цепей обратной св зи УПТ датчка измен ютс  с помощью декадных переключателей передней панели бдока 9, которые устанавливаютс  в соответствии с задаваемой величиной), входы 93 и 94 соответственно импульсов записи и считывани , выход 95 импульса Пуск 1, выход 96 импульсов считывани , выход 97 импульсов записи, выход 98 синхроимпульсов, выход 99 источника эталонного напр жени , управл ющий импульс 100 блоков 2, блока 4 интеграторов, блока 15 и интегратора 7, выход 101 управл ющих импульсов АЦП, выход 102 управл ющего потенциала нормализатора 1, блока 4, интегратора 7, коммутатора 8 и блока 11, группу 103 из четырех выходов управл ющих сигналов сумматора 16, выходы 104 импульсов записи в регистры, группу 105 выхрдов двоичного кода адреса, группу. 106 выходов обратного двоичного кода величины Т , группу 107 выходов управл ющих потенциалов коммутатора 8, группу 108 выходов обратного двоичного кода масштаба в и группу 109 выходов импульсов записи в блок фиксирующих Элементов 15. Датчик 86 выполнен на неинвертирующем УПТ, величина сопротивлени  цепи обратной св зи которого измен етс  переключателем передней панели в соответствии с масштабом и. Блоки 84,85,87-90 представл ют собой логические схемы, вырабатывающие на своих выходах управл ющие сигналы (потенциалы и импульсы.) на основе поступающих на их входы с выходов распределител  83 элементарных потенциалов. Указанные логические схемы могут быть построены, например, на основе соединенньпс определенным образом между собой схем ШШ-НЕ.

Функциональный блок 18 служит дл  определени  величины 1р (Р 1,2,.., ,2,...,2) в соответствии с алгоритмом и содержит (фиг,6) масштабный усилитель 110, регистр 111, зле048« .

мент 112 задержки, триггер 113 со схемой ИЛИ на два входа, соединенной выходом с входом установки триггера в состо ние О, масштабные усилители 114 и 115, двоичные суммирующие счетчики 116 и 117, каждый из которых снабжен схемой ИЛИ на два входа, соединенной выходом с входом установки счетчика в состо ние О, блок 118 из последовательно соединенных схемы ИЛИ на два входа и усилител -формировател , масштабный усилитель 119, усилитель-формирователь 120 со схемой ИЛИ, дешифратор 121, двоичный суммирующий счетчик 122, снабженный схемой ИЛИ на два входа, выход которой соединен с входом установки счетчика в состо ние 1, масштабньм усилитель 123,

А1Щ 124, усилитель-формирователь

125, блок 126 формирователей, содержащий набор независимых усилителейформирователей , блок 127 из последовательно соединенных многовходовой схемы ШШ и усилител , сумматор 128 на два входа, АЦП 129, масштабные усилители 130 и 131, блок 132 накапливающ11х сумматоров, состо щий из 2 сумматоров, входы которых объединены в его вход, а выходы которых образуют группу выходов блока, дещифратор 133, усилитель 134, элемент 135 задержки, усилитель 136, группу 137 входов двоичного кода

величин pg (,2,,,,), группу

138 входов двоичного кода величины Т, группу 139 входов двоичного кода масщтабаиЗ, вход напр жени  140 эталонного источника, вход 141 сикхроимпульсов ,, вход 142 импульса

Пуск 1, группу 143 выходов управл ющих потенциалов коммутатора 8, группу 144 выходов импульсов записи в блок 18, группу 145 выходов

потенциалов,, выход 146 импульсов считывани  и выход 147 импульсов записи,

Масщтабные усилители 110, 114 и 123 выполн ют операцию умножени  и

могут быть реализованы аналогично усилителю (фиг,Э). Масштабные усилители 136,115, 119, 130 и 131 производ т деление. Они выполн ютс  в соответствии со структурной схемой

(фиг.4).

Claims (1)

1. Каждый накапливающий сумматор блока 132 содержит два электронных ключа, два фиксирующих элемента и двувходовои сумматор аналоговых сиг налов, выход которого св зан с одни из его входов через последовательно св занные перв(1й и второй фиксирующие элементы и первьй электронньш ключ. Второй из входов сумматора ан логовых сигналов св зан с выходом второго электронного ключа, вход которого служит входом накапливающего сумматора. Вькод первого фикси рующего элемента и управл ющие вход первого и второго ключей, первого и второго фиксирующих элементов  вл ютс  соответственно выходом и управл ющими первым, вторым, третьим, и четвертым входами накапливающего сумматора. Управл ющие первые, трет и четвертые входы накапливающих сум маторов объединены в соответствующи управл ю1цие входы блока 132. Вторые управл ющие входы накапливающих сумматоров образуют группу управл ю щих входов блока 132. Фиксирующие элементы накапливающих сумматоров блока 132  вл ютс  устройствами выборки-хранени  (УВХ), выполн ющими функции аналоговой пам ти. Функци  пам ти (в режиме хранени ) заключаетс  в хранении на запоминающем конденсаторе в течение некоторого времени мгновенного значени  входного напр жени . Накапливающий, сумматор 16 (фиг.1 выполнен аналогично накапливающим сумматорам блока 132 (фиг.6). Интегратор 7, аналоговый коммута тор 8, АЦП 10, блок 11 пам ти  вл ютс  типовыми элементами аналогоцифровой вычислительной техники и их реализаци  не вызывает затруднений . Структурный анализатор случайного сигнала работает в двух режимах Подготовка и Анализ. Первый из указанных режимов служит дл  установки некоторых элементов анализато в исходное состо ние и определени  величин Ip. (,2,...,,2,..,) Этот режим может осуществл тьс  заранее перед выполнением анализа сигнала и на продолжительность последнего не оказывает вли ние. Перед осуществлением режима Подготовка на передней панели блока 9 с помощью соответствующих переключателей набираютс  (задаютс ) величины времени анализа сигнала и . При этом на группах выходов блока 9 будут присутствовать обратные двоичные коды величин Т и К, определ   тем самьм необходимые значени  коэффициентов передачи усилителей (коэффициент пропорционален величине -), коэффициент пропорционален величине г коэффициент пропорционален h величине -, коэффициент пропорционален величине --ч посто нных времени Tj (,2,...) апериодических звеньев (фиг.2) блока 2 (фиг.1 коэффициенты передачи масштабных усилителей устанавливаютс  в процессе их выполнени  в соответствии с величинами 2---, ,2,...,м) Кроме того, перед осуществлением режима Подготовка с помоЩью переключател  нормализатора 1 устанавливаетс  необходимый коэффициент передачи его масштабного усилител . С целью осуществлени  режима Подготовка нажимаетс  кнопка Пуск 1 передней панели блока 9. При этом на выходе 95 блока 9 (фиг.5) формируетс  сигнал (импульс) Пуск 1 и устанавливаютс  в нулевое состо ние счетчики 68 и 76, триггеры 71 и 78 и распределитель 83 указанного блока. По импульсу Пуск 1 устанавливаютс  в нулевое состо ние триггер 113 и счетчики 116 и 117, в единичное состо ниесчетчик 122 (соответствует величине ,фиг.6) , а апериодические звень  блока 2, интеграторы блока 4 и интегратор 7 освобождаютс  от запасенной энергии (по сигналу, снимаемому с выхода 100 блока 9). На выходе 96 и группе 105 выходов блока 9 образуютс  соответственно-импульсы считывани  и двоичный код адреса, поступающие в блок 11 пам ти, из которого производитс  считывание двоичного кода числа, соответствующего величине g ( при Р 1) . По импульсу Пуск 1 также указанный код (поступает на группу 137 входов, записываетс  в регистре 111 и образуетс  на первом выходе группы 145 импульс записи, производ щий запись того же двоичного кода в первый регистр () блока 18 (фиг.1). Затем 91 с некоторой задержкой триггер 113 устанавливаетс  в единичное состо ние и поступающие на вход 141 (фиг,6 с выхода 98 блока 9 (фиг.5) синхроимпульсы преобразуютс  в усилителе блока 118 и подсчитываемые импульсы, воздействующие на счетный вход счетчика 117, На выходах счетчиков 116 и 117 формируютс  двоичные параллель ные обратные коды номеров приход щих на счетный вход счетчика 117 импульС каждым 1-м (,2,,,.) воздействием этих импульсов (1-й номер импульса соответствует 1-й выборке подинтегральной функции на интервале аргумента О О, OB на счетчик 117 на выходе масштабного усилител  131 присутствует напр жение, пропорциональное величине 1 ,, qy Lu( При поступлении на счетный вход счетчика 117 такого ,-го подсчитывае мого импульса, когда 1.2,,,,2 на f -ом (1 1,2, ,. . ,2) выходе группы 145 образуетс  напр жение, соответствующее величине 1,„ . При этом на соответствующем выходе rpyn пы 143 формируетс  управл ющий сигна по которому через коммутатор 8 на вход АЦП 10 поступает напр жение, пропорциональное величине 1, . Двоич ный код величины , образуемый на выходе АЦП 10, подаетс  в блок 11 па м ти, где и записываетс  под действием импульса записи по соответствую щему адресу (импульс записи и двоичный код указанного адреса образуютс  соответственно на выходе 97 и группе 105 выходов блока 9 при форми ровании fj;-ro импульса на выходе 147 блока 18). С приходом на счетный вход счетчика 117 L-ro подсчитываемого импульса дешифратор 121 формирует импульс, по которому в счетчике 122 устанавливаетс  код, соответ ствующий 2 (), а в регистр 111 и второй регистр блока 18 записываетс  двоичный код 2g (pg 2g, ) Далее на каждом , -ом выходе группы 145 образуетс  напр жение, соответ48 ствующее величине 1.„ (Р 2), а ее двоичный код I (1 , 2,, . ,, 2) записываетс  в блоке 11 пам ти. Процедуры получени  напр жений, пропорциональных величинам 1р„ (,4,,,,,), продолжаютс  до образовани  в счетчике 122 двоичного кода, соответствующего величине Р 1, когда дешифратор 133 формирует импульс, устанавливающий в нулевое состо ние счетчики 122, 116,117 и триггер 113. В режиме работы Анализ спектральный анализатор случайных CHI- налов начинает функционировать с момента нажати  на передней панели блока 9 кнопки Пуск 2, когда образуетс  сигнал Пуск 2, по которому устанавливаетс  в нулевое состо ние делитель 66 частоты, а затем в единичное состо ние - триггер 71 (в момент времени ) , На счетньш вход счетчика 95 начинают поступать импульсы, каждый из которых измен ет его двоичный код на единицу. С установкой триггера 71 в состо ние 1 на выходе 102 блока 9 образуетс  управл ющий потенциал, поступающий на управл ющие входы нормализатора 1, блоков 4 и 11, интегратора 7 и соответствующий управл ющий вход коммутатора 8, При этом через нормализатор (начина  с момента времени ) проходит ослабленна  (усиленна ) реализаци  x(t) случайного процесса x(t), котора  в процессе анализа преобразуетс  усилителем и интегратором 7 к виду 1 Y, (t) x(t)dt. а в блоках 2-4 (с помощью коммутатора 8, АЦП 10 и блока 11 пам ти) в соответствии с вьфажением ( t) ||x(t) -) df dt. где I- длительность импульса. При установке в. счетчике 76 блока 9 двоичного кода, соответствук дего величине Т, логическа  схема 80 формирует управл ющий импульс, устанавливающий в нулевое состо ние счетчик 76 и делитель 66 частоты и в состо ние 1 триггер 78. При этом (в момент времени t-T) на выходах блока пр жени , пропорциональные величина соответственно 1 .. . f 1 ( Т) 1 x(t) ™ х(т)е J t -( Y, (Т) J x{t)dt Ha выходе 102 блока 9 исчезает управл ющий потенциал и прекращаетс  прохождение через нормализатор 1 си нала x(t). На этом этап анализа указанного сигнала, осуществл емый на интервале 10,т заканчиваетс . Дальше производ тс  быстро выполнимые операции при единичном состо нии триггера 78, скорость осуществл ни  которых определ етс  частотой следовани  импульсов задающего гене ратора 65 блока 9, При этом на вход распределител  83 с выхода усилител 82 поступают импульсы. На выходах указанного распределител  образуютс  элементарные сигналы (потенциалы поступающие на входы блоков 84,85,8 90. На основе элементарных сигналов распределител  формируютс  управл щие работой анализатора сигналы (импульсы и потенциалы) на выходах блоков 84,87 и 88 и импульсы, из которых с помощью блоков 63,64 и 77 обра зуютс  импульсы записи, считывани  и управл ющие импульсы АЦП 10, на вы ходах блоков соответственно 85,89 и 90. Импульсы записи и считывани  через схему ИЛИ и усилитель (блок 7) поступают на счетный вход счетчика 68. При этом на выходах группы 105 формируютс  двоичные коды адресов. Сразу же после образовани  напр жений (6), (7), напр жение (7) через коммутатор 8 поступает на вход АЦП 10, где преобразуетс  в двоичный код. При этомна выходах блоков 6 и образуютс  напр жени , соответствующие величинам Y. Yg (Т) ( Т) - Y Напр жени  (10) через коммутатор 8 последовательно подаютс  на вход АЦП 10, где преобразуютс  в двоичные коды. Последние записываютс  в соотпам ти . Далее в анализаторе случайных сигналов производитс  выполнение операций в соответствии с алгоритмом. При этом вначале дл  каждого ,2,...,1 определ ютс  произведени , двоичные коды которых считываютс  из  чеек пам ти блока 11 пам ти и записываютс  в регистры, обеспечива  тем самым соответствующие значени  коэффициентов передачи усилителей. Напр жени  (пропорциональные величинам Р.р (,2,..,, j 1,2,...,i, р 1,2,...,i), образуемые на выходе усилител , через коммутатор 8 поступают на вход АДП 10. Полученные в нем двоичные коды записываютс  в соответствующие  чейки блока 11 пам ти. Затем дл  f 1 и каждого ,2,...1 вьиисл тс  произведени  1,2,...i, (11) р 1,2-,.. . i сомножителей Р, jp 1 j-p, , двоичные коды которых считываютс  из блока 11 пам ти и записываютс  в регистры. Каждое из полученных на выходе напр жений (соответствующих величинам PUPI) последовательно поступает на вход накопительного сумматора 16. После поступлени  на вход сумматора 16 напр жени  произведени  (, , ) на его выходе формируетс  напр жение, пропорциональное величине Ij. Это напр жение запоминаетс  в первом фиксирующем элементе блока 15. Аналогично напр жению 1 формируютс  и записьшаютс  в соответствующих элементах блока 15 и напр жени , пропорциональные величинам 1 (,3,...,2). блоке 15 На основе запомненных в напр жений 1„ (1,2,. . 2 ) на выходах формируютс  напр жени , пропорциот нальные значени м коэффициентов разложени  S,K (,2,...,К) спектральной плотности S (О) стационарного эргодического случайного процесса x(t) по базису ортонормированных на интервале О,иЗ функций Хаара. Напр жени  3| (,2,.. . ,К) через коммутаторы 8 последовательно подаютс  на вход АЦП 10 и преобразуютс  там в двоичные коды, которые затем записываютс  в соответствующие  чейки блока 11 пам ти. Работа анализатора (фиг.7) иллюстрируетс  временными диаграммами а - d, где соответственно представлены управл ющий сигнал нормализато ра 1 (фиг.7а), блоков 3 и 4 (фиг.76 в) соответственно (Г) интегратора 7 и мультиплексора 8 (фиг.7с1), выходной сигнал нормализатора 1 (фиг,7е), реализаци  преобразованного в соответствии с уровнем входного сигнала) и нормированного по времени Т анализа случайного процесса X(t) (фиг.7 ж), выходной сигнал YJJ первого канала блока 2 ( (фиг.7з), выходной сигнал у первог канала блока 3 (фиг.7и). В интеграторах блока 4 производитс  интегрирование аналоговых сиг налов,  вл ющихс  выходными сигналами каналов блока 3, на интервале о,т под действием управл ющего си нала (сигнал, фиг.7а). В момент вре мени прекращаетс  интегрирование аналоговых сигналов блоком 4, а на его выходах присутствуют фикси рованные потенциалы (напр жени ). Блок 5 производит вычитание аналоговых сигналов, блок 6 - масштабирование фиксированного напр жени , поступающего с выхода квадратора 12. Коэффициенты передачи усилителей блока 6 устанавливаютс  до нача ла момента анализа случайного сигна ле, соответствующего времени . Интегратор 7 производит интегрирование выходного сигнала-нормализато ра 1.(фиг.7в) на интервале 0,Т1 Начина  с момента на выходе интегратора 7 присутствует фиксирован ное напр жение. Аналоговый коммутат 8 производит подключение ко входу АЦП 10 фиксированного напр жени  (потенциала) в соответствии с комбинацией управл ющих сигналов блока 9. АЦП 10 производит преобразование по управл ющим сигналам (импульсам) блока 9 фиксированных напр жений в двоичные коды. Блок 11 производит запись и считывание двоичных кодов чисел соответственно по импульсам записи и считывани , поступаюпщх с выходов блока 9. Формула изобретени Спектральный анализатор случайны сигналов, содержащий нормализатор, блок умножени , последовательно сое диненные блок управлени  и аналого1Ц1фровой преобразователь, последовательно соединенные накапливающий сумматор и блок фиксирующих элементов , второй вход которого подключен к второму выходу блока управлени , третий выход которого подключен к первому входу накапливающего сумматора , четвертый выход - к входу нормализатора , а п тый выход блока управлени  соединен с вторым входом накапливающего сумматора, отличающийс  тем, что, с целью повьппени  быстродействи , в него введены последовательно соединенные блок интеграторов, блок вьтитателей аналоговый коммутатор, последовательно соединенные функциональный и масщтабный блоки, умножитель, блок пам ти, последовательно соединенные инвертор и масштабно-суммирующий блок, последовательно соединенные интегратор и квадратор, а также блок апериодических звеньев первого пор дка , первый вход которого подключен к выходу нормализатора, к первому входу интегратора и к второму входу аналогового коммутатора, второй вход - к четвертому выходу блока управлени , третий вход - к второму входу интегратора, первому входу блока интеграторов и к шестому выходу блока управлени , а выход блока апериодических звеньев первого пор дка подключен к первому входу блока умножени , второй вход которого соединен с вторым входом квадратора , с выходом аналого-цифрового преобразовател  и с первым входом блока пам ти, выход блока умножени  соединен с вторым входом блока интеграторов , третий вход - с седьмым выходом блока управлени , с третьим входом интегратора, с вторым входом нормализатора, третьим входом блока интеграторов и с восьмым выходом блока управлени , дев тый выход которого подключен к первому-входу функционального блока, второй вход последнего - к выходу блока пам ти, к второму входу масштабного блока и к первому входу умножител , второй вход которого подключен к третьему входу функционального блока и к.дес тому выходу блока управлени , одиннадцатый выход которого подключен к второму входу блока пам ти, третий и четвертьй входы которого подключены к двенадцатому и тринадцатому выход блока управлени  соответственно, четьфнадцатьш выход последнего соединен с третьим входом умножител , четвертый вход которого подключен к п тнадцатому выходу блока управле ни , шестнадцатый выход блока управ лени  подключен к третьему входу квадратора, вькодом соединенного с третьим входом масштабного блока, .выход которого подключен к второму входу блока вычитателей, семнадцатый выход блока управлени  соединен с четвертым входом функционального блока, п тый вход которого подключен к четвертому выходу блока управлени , а шестой вход - к п том выходу блока управлени , второй выход функционального блока подсоединен к первому входу блока управлени , третий выход функционального

   Af2./

   ff7.

   Выход 816 блока - к третьему входу аналогового коммутатора, четвертый выход функционального блока соединен с четвертым входом аналогового коммутатора , а п тый выход - с вторым входом блока управлени , при этом выход масштабного сумматора соединен с входом аналогового коммутатора , шестой вход которого подключен к выходу интегратора, седьмой вход - к выходу умножител  и к третьему входу накопительного сумматора, выход блока фиксирующих элементов к входу инвертора, восьмой вход аналогового коммутатора - к седьмому выходу блока управлени , выход аналогового коммутатора - к второму входу аналого-цифрового преобразовател  , а третий вход норма- устроист лизатора ва.

   фиг.З

   фиг 5

   .3- to

   2 5:

   -Э- JЛ

   У21