SU932642A1 - Устройство тактовой синхронизации - Google Patents

Description

(5) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ

I

Изобретение относитс  к технике передачи дискретной информации по радиоканалам и может использоватьс  дл  тактовой синхронизации (синхронизации границ посылок) многоканальных модемов с ортогональными сигналами и относительной фазовой модул ции, .работающих короткими сеансами св зи в KB радиоканала с длительным поддержанием синхронного состо ни  модема в перерывах между сеансами.

Известно устройство тактовой синхронизации , содержащее блок измерителей переходных помех, блок выбора режима подстройки, последовательно соединенные блок вычитани  и интегратор , выход которого подключен к входу блока подстройки границ посылок сигнала, причем выход блока измерителей переходных помех подключен к входу блока вычитани  ООднако известное устройство имеет длительное врем  вхождени  в синхронизм и низкие помехоустойчивость

И точность подстройки при селективных замирани х и сосредоточенной помехе .

Цель изобретени  - сокращение времени вхождени  в синхронизм и повышение помехоустойчивости и точности подстройки при селективных замирани х и сосредоточенной помехе.

Указанна  цель достигаетс  тем, что в устройство тактовой синхрониза10 |ции, содержащее блок измерителей переходных помех, блок выбора режима подстройки, последовательно соединенные блок вычитани  и интегратор, выход которого подключен к входу бло15 ка подстройки границ посылок сигнала, причем выход блока измерителей переходных помех подключен к входу блока вычитани , введены блок принудительной подстройки, анализатор состо ний

X синхройиЗма и накопитель, при этом выход блока измерителей переходных помех через накопитель подключен к сигнальным входам блока выбора режима

подстройки и блока принудительной подстройки, выходы которого подключены соответственно к другому входу интегратора и к второму входу накопител  к третьему входу которого и к управл ющим входам блока принудительной подстройки, блока измерителей переходных помех, блока вычитани ,накопител , анализатора состо ни  синхронизма и блока выбора режима подстройки подключен первый выход блока подстройки границ посылок сигнала, второй выход которого подключен к соответствующим входам интегратора и блока принудительной подстройки, к .соответствующему входу которого подключен первый выход блока выбора режима подстройки, второй выход которого подключен к управл ющему входу ч блока подстройки границ посылок си1- нала и к соответствующему входу анализатора состо ни  синхронизма, выход которого подключен к четвертому накопител .

При этом блок измерителей переходных помех выполнен в виде последовательно соединенных перемножител , к опорному входу которого Подключен выход опорного генератора, интегратора с цеп ми обратной св зи, выходы которых через блок коммутации подключены к входам блока вычитани , выход которого подключен к входу линейного детектора, причем к управл ющим входам блока коммутации и цепей обратной св зи интегратора подключен выход распределител  импульсов, вход которого  вл етс  управл ющим входом блока измерителей переходных помех.

Причем накопитель выполнен в виде трех параллельных цепей, кажда  из которых состоит соответственно из резистора , последовательно соединенных резистора и переключател  скорости и последовательно соединенных усреднител , инвертора и резистора, соединенных по выходу с входом операционного усилител , в цеп х обратной св зи которого включены последовательно соединенные конденсатор и ключ, примем выход операционного усилител  подключен через ключ сброса к входу операционного усилител , управл ющие входы переключател  скорости, ключа сброса и объединенный управл ющий , вход ключей цепей обратной св зи one рационного усилител   вл ютс  соответствующими управл ющими входами накопител ,

При этом анализатор состо ни  синхронизма выполнен в виде последовательно соединенных декодера, счетчика ошибок и триггера, выход которого подключен к одному из входов элемента И, выход которого подключен к установочному входу счетчика интервала синхронного состо ни , вход которого соединен с выходом входного элемента И,

один из входов которого объединен с входом формировател  интервала счета ошибок, выход которого через элемент задержки подключен к входу, Установки нул  . счетчика ошибок и

5 триггера, причем к другому входу элемента И подключен выход формировател  интервала счета ошибок.

На фиг. 1 представлена структурна  0 электрическа  схема предложенного устройства; на фиг. 2 - то же, накопите ,л ; на фиг. 3 то же анализатора состо ни  синхронизма.

Устройство тактовой синхронизации 5 содержит блок 1 измерителей переходных помех, состо щий из перемножител  2, опорного генератора 3, интегратора k с цеп ми 5 обратной св зи, кажда  из которых содержит конденсатор 6, ключ сброса 7 и ключ записи 8, коммутатора 9 блока 10 вычитани , линейного детектора 11 и распределител  12 импульсов, накопителей 13, блок 1 вычитани , интегратор 15,блок

16принудительной подстройки, блок

17выбора режима подстройки, блок

18подстройки границ посылок сигнала, состо щий из узла 19 добавлени  (исключени  импульсов), формировател 

20 управл ющих импульсов, триггерндго делител  21 частоты и высокостабильного опорного генератора 22, анализатор 23 состо ни  синхронизма. При этом накопитель выполнен в виде {фиг. 2) трех параллельных цепей, кажда  из которых состоит соответственно из резистора 2, резистора 25 и переключател  26 скорости, усреднител  27 инвертора 28 и резистора 29, операционного усилител  30,в цеп х обратной св зи которого включен конденсатор 31 и ключ 32, ключа 33 сброса. Кроме того, анализатор состо ни  синхронизма состоит (фиг. 3) из декодера 3 и узла 35 5 управлени , содержащего счетчик 36 ошибок, триггер 37. элемент И 38, счетчик 39 интервала синхронного состо ни , входной элемент И 0, формирователь 4l интервала счета ошибок и элемент Ц2 задержки. Устройство работает следующим образом . Интервал посылки принимаемого группого сигнала условно разбиваетс  на несколько одинаковых зон (например 10 таких зон). По количеству зон (в нашем случае 10) устанавливаетс  число цепей 5 обратной св зи интегратора k блока 1 измерителей пёреходных помех так, что конденсатор 6 с ключами сброса 7 и записи 8 одной цепи обратной св зи обслуживают только одну зону, закрепленную за этой цепью 5 обратной св зи. В процессе работы интегратора + блока 1 всегда замкнут ключ 8 записи только одной из цепей 5 обратной св зи соответствующий интервалу времени, приход щемус  на данную зону. Однако перед замыканием ключа 8 записи данной зоны результат предыдущего интегрировани  по этой зоне предвари тельно считываетс  коммутатором 9 на вход блока 10, а затем стираетс  клю чом 7 сброса. Управл ющие импульсы дл  ключей и коммутатора поступают из распределителей 12 импульсов. , На интервале одной посылки групповой сигнал представл ет собой сумму , синусоидальных колебаний кратных одной частоте. Тогда, сам групповой сигнал на интервале одной пот сылки представл ет собой периодическую функцию времени. Отсчеты сигнала вз тые через интервал времени, равный периоду группового сигнала (Т), равны между собой, если оба -отсчета принадлежат одной и той же посылке сигнала. Поэтому разность двух отсче тов будет малой (равной нулю с точностью до помех), если оба отсчета принадлежат одной и той же посылке (между отсчетами не было смены фаз) и будет большой, если отсчеты вз ты на разных посылках (при условии,что на границе посылки имел место скачек фазы). В блоке 1 берутс  не отсчеты сигнала, а интегрируетс  на интервале д t (т.е. на интервале зоны) произведение сигнала и опорного колебани  среднего по частоте канала. При этом в качестве первого отсчета используетс  величина i tV-t}if«ifio-tav где S(t) - групповой сигнал , Шд - частота среднего канального сигнала; ut - интервал времени (длительность .одной зоны) , в нашем случае равный 0,1 длительности посылки. В качестве второго отсчета определ етс  такой же интеграл, вз тый через врем  Т. T+u-fc Ip-f S(i)Sin(JUotdt причем ,s«(«;,t..f;,,«T, где К - номера каналов, - начальные фазы канальных сигналов , к,и - разность фаз соседних посылок ; N - число каналов в модеме пе- ; редачи данных. Учитыва  взаимную ортогональность канальных сигналов, при которой , ((sl}Qгде m - целое число, можно показать, что величины интегралов IQ, и I р оказываютс  пропорциональными суммам синусов вида fj rtir (vY, . (,v,) Если оба интеграла интегрировани  попадут на одну и туже посылку, то фазы f| дл  обоих интервалов и Чщ, дл  обоих интервалов будут одинаковыми и разность 1р-1й окажетс  равной нулю (с точностью до помехи), если же иитервалы попадут на разные посылки разность Ip-lq, будет большой по абсолютной величине) из-за разности значений фаз. Таким образом, зар д накопившийс  в конденсаторе 6 по окончании интегрировани  каждой из зон, отражает величину интеграла отсчета произведени , полученного в перемножителе 2 группового сигнала на колебание от опорного генератора 3На входы блока 10 считываютс  (коммутатором) одновременно напр жени  от пары конденсаторов 6 цепей обратной св зи 5 (так, чтобы получить разность pIft, через интервал Т) в следующем пор дке: l7Hi 7 X. .f i-l5-J f г 7 Д 4 в 5 . б -«анаконец снова IT-I.

Таким образом, на выходах блока

10формируетс  (в течение одной посылки ) 10 пар разностей интегралов, ээ тых через п ть зон (p-q 6),т.е. через интервал времени, равный интер- 5 валу Т. На вход линейного детектора

11разности lp-l(j,, вз тые дл  раз ичных пар зон, поступают последовательно во времени, а на выходе линейного детектора 11 (т.е. на выходе 0 блока) формируетс  напр жение, измен ющеес  во времени. Ограничени  полосы и помехи приводит к по влению флуктуации. По регулировочной характеристике , полученной на выходе бло- 5 ка 1, можно выполн ть следующие режимы работы устройства: вести плавную подстройку фазы тактовых импульсов (режим стационарна  работа);быстро вводить:демодул тор 8 тактовый синх- 20 ронизм, например в начале сеанса св зи (режим вхождение в синхронизм), определ ть состо ни  канала св зи, (есть групповой сигнал или его нет)

с целью выключени  подстройки фазы 25 тактовых импульсов в перерывах между сеансами св зи (режим запрет подстройки или блокировка).

Рассмотрим далее структурные схемы остальных узлов дл  по снени  ука- зо занных режимов работы предлагаемого устройства.

Задача накопител  - уменьшить обусловленные помехами радиоканала флуктуации регулировочной характерис-дд тики, а также убрать посто нную составл ющую , котора  содержит регулировочную характеристику. Усреднитель 27,вычитает посто нную составл ющую временной регулировочной характерис- 40 тики, поступающей на вход накопител  13- Количество цепей обратной св зи (конденсатор 31 и ключ 32) операционного усилител  30 равно, числу продетектированных разностей 1р-1ф 45 поступающих с выхода блока 1. В наем случае число этих разностей совпадает с количеством зон измерени . За каждым значением (из всего набора разностей) закреплен один ,конденсатор 31 и ключ 32, так что амкнут ключ 32 только этой пары

Iplq, котора  вычисл етс  в этот нтервал времени блоком 1. По сущесту в конденсаторах 31 накапливаютс  лектрические зар ды, величина напр ени  которых  вл етс  усредненным начением отдельных участков (зон) егулировочной характеристики или

другими словами, эти напр жени  равны средним значени м абсолютных величин разностей ., полученных в блоке 1 (пространственна  усредненна  регулировочна  характеристика). На выходе накопител  13 за счет поочередного замыкани  ключей 32 формируетс  непосредственно сама усредненна  временна  регулировочна  характеристика (т.е. без флуктуационных  влений и без посто нной составл ющей). Импульсы на управл ющий вход накопител  13 поступают от формировател  20 управл ющих импульсов блока 18 подстройки границ посылок сигнала.

Задачей блока 1 вычитани  и интегратора 15  вл етс  плавна  градиентна  (подстройка фазы тактовых импульсов .совместно с блоком 18) при небольших отклонени х минимума регулировочной характеристики от границы . Другими словами, блок 14 совместно с интегратором 15 обеспечивает режим стационарна  работа при большом отношении сигнала/помеха в канале св зи и после завершени  режима вхождение в синхронизм. На вход блока 17 выбора режима подстройки поступает (с выхода накопител  13) напр жение временной регулировочной характеристики. В блоке 17 происходит сравнение минимальных значений всей регулировочной характеристики и на выходе формируетс  команда разрешени  подстройки в блоке 16 принудительной подстройки.

Блок 23 предназначен дл  управлени  посто нной времени .интегрировани  накопител  13 в зависимости от того, находитс  ли демодул тор всосто нии синхронизма.

Claims (1)

1. Если в процессе передачи информации отношение сигнал/помеха в канале св зи велико, то декодер 3 выполн   защитное декодирование, регистрирует малое количество ошибочно прин тых символов и, следовательно, редко исправл ет ошибочные символы в течении некоторого интервала времени (например в течение нескольких посылок сигнала ) . Этот интервал времени назовем интервалом счета ошибок. При небольшом отношении сигнал/помеха ошибочно прин тые символы инфор.мации исправл ютс  декодером 3 чаще в течении того же интервала счета ошибок. Интервал счета вырабатывает формирователь 1 в виде промежутка между короткими отрицательными импульсами, которые че9 рез элемент 2 задержки устанавливают счетчик Зб ошибок в нулевое сосг то ние. Таким образом, если число исправл емых символов за интервал счета не велико, то последний триггер счетчика Зб всегда будет в нулевом состо нии , а триггер 37 также будет в нуле вом состо нии. Высокий потенциал с выхода нул  триггера 37 будет удерживать первый элемент И 38 в открыто состо нии и счетчик 39 также будет в нулевом состо нии. Кроме того, при большом отношении сигнал/помеха в канале св зи имеет место режим стационарна  работа (или вхождение) и режим блокировка включен. На управл ющий вход узла 35 управлени  при этом поступает низкий потенциал и входной элемен И закрыт. Тактовые импульсы, поступающие на вход блока 23, на вход счетчика 39 не проход т. На выход блока 23 присоединен вывод единицы последнего триггера счетчика 39, так что, когда последний не заполнен, низкий потенциал выхода блока 23 подаетс  на управл ющий вход накопител  13 и имеет место больша  посто н на  времени интегратора накопител , что соответствует достаточной фильтрации помех и большой пам ти RC-цепи интегратора. Это, в свою очередь, соответствует высокому порогу между наибольшим и наименьшим значением регулировочной характеристики накопи тел , т.е. высокому качеству прохождени  сигнала в канале св зи. Емкост счетчика 39 такова, что до его запол нени  (установка последнего триггера в 1) нужен интервал времени в несколько дес тков минут. Этот интерва  вл етс  контрольным в перерывах меж ду сеансами св зи при включенном режиме блокировка. При этом, если перерыв св зи между сеансами (при включенном режиме блокировка) не превысил контрольного интервала, тог да в накопителе 13 все врем  будет включена больша  посто нна  времени, при этом поме-хи канала св зи не могу привести к ошибочному выключению режима блокировки, и в накопителе сохран етс  старое значение регулировочной характеристики относительно зон интегрировани  системы тактовой синхронизации. Новый сеанс св зи за счет этого наминаетс  без режима вхождение в +2 синхронизм. Если, однако, перерыв между сеансами св зи превысил контрольный интервал, то устанавливаетс  мала  посто нна  времени, что соответствует большой скорости накоплени  накопител  13. В этом режиме накопитель быстро отреагирует на по вление сигнала и задержка включени  режима вхождение будет небольшой . Однако при малой посто нной времени велика веро тность того, что помехи канала св зи приведут к ошибочному выключению режима блокировки и старое значение регулировочной характеристики буд,ет потер но. На новый сеанс св зи предлагаемое устройство будет реагировать как на первый. Формула изобретени  4,Устройство тактовой синхронизации, содержащее блок измерителей переходных помех, блок выбора режима подстройки , последовательно соединенные блок вычитани  и интегратор, выход которого подключен к входу блока подстройки границ посылок сигнала, причем выход блока измерителей переходных помех подключен к входу блока вычитани , отличающеес  тем, что, с целью сокращени  времени вхождени  в синхронизм и повышени  помехоустойчивости и точности подстройки при селектированных замирани х и сосредоточенной помехе, в него введены блок принудительной подстройки, анализатор состо ни  синхронизма и накопитель, при этом выход блока измерителей переходных помех через накопитель подключен к сигнальным вхо- дам блока выбора режима подстройки и блока принудительной подстройки, выходы которого подключены соответственно к другому входу интегратора и к второму входу накопител , к третьему входу которого и к управл ющим входам блока принудительной подстройки,блока измерителей переходных помех, блока вычитани , накопител , анализато-. ра состо ни  синхронизма и блока выбора режима подстройки подключен первый выход блока подстройки границ посылок сигнала, второй выход которого подключен ксоответствующим входам интегратора и блока принудительной подстройки, к соответствуТощему входу которого подключен первый выход бло11 ,3 ка выбора режима подстройки, второй выход которого подключен к управл ющ му входу блика подстройки границ пос лок сигнала и к соответствующему вхо анализатора состо ни  синхронизма ,вы ход которого подключен к четвертому входу накопител . 2, Устройство по п. 1, о т л и чающеес  тем, что блок измерителей переходных помех выполнен в виде последовательно соединенных перемножител , к опорному входу которо го подключен выход опорного генерато ра , интегратора с цеп ми обратной св зи, выходы которых через блок ком мутации подключены к в-ходам блока вы читани , выход которого подключен к входу линейного детектора, причем к управл ющим входам блока коммутаци и цепей обратной св зи интегратора подключен выход распределител  импульсов , вход которого  вл етс  управл ющим входом блока измерителей переходных помех. 3- Устройство по п. 1, о т л и чающеес  тем, что накопитель выполнен в виде трех параллельных цепей, кажда  из которых состоит соответственно из резистора, последовательно соединенных резистора и переключател  скорости и последовательно соединенных усреднител , инвертора и резистора, соединенных по выходу с входом операционного усилител , в цеп х обратной св зи которо2 го включены последовательно соединенные конденсатор и ключ, причем выход операционного усилител  подключен через ключ сброса к входу операционного усилител , управл ющие входы переключател  скорости, ключа сброса и объединенный управл ющий вход ключей цепей обратной св зи операционного усилител   вл ютс  соответствующими управл ющими входами накопител . k. Устройство по п. 1, о т л и чающеес  тем, что анализатор состо ни  синхронизма выполнен в виде последовательно соединенных декодера , счетчика ошибок и триггера,выход которого подключен к одному из входов элемента И, выход которого подключен к установочному входу счетчика интервала синхронного состо ни , вход которого соединен с выходом входного элемента И, один из входов которого объединен с входом формировател  интервала счета ошибок, выход которого через элемент задержки подключен к входу Уст-ановка нул  счетчика ошибок и триггера, причем к другому входу элемента И подключен выход формировател  интервала счета ошибок. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 56035, кл. Н 0 L 11/08, 1976 (прототип).

   Suff

   ге

   31

   11-OH

   3f

   ьг9 г

   лг

   ss

   е

   s /

   фиг. 1

   J

   о «о