SU930731A1 - Устройство дл приема дискретной информации - Google Patents

Description

(5) УСТРОЙСТВО дш ттт Дйеш ЕТ«о« ИНФОРМАЦИИ

:. -... .

Изобретение относитс  к электро- св зи и может исгюпьзоватьс в аппаратуре сеансной св зи дл  п|Я1ема сообщений с ограниченным временем передачи по каналу свйзи. :

Известно устройство дл  гфиема дискретной информации содержшгее узел синхронизации по посыпкам, первый выход которого подключен к первому входу блока декодирований че- . рез регистрирующий узел а к второму - через блок синхронизации гю циклам, другой вход которого соединен с выходом регистрирующего узла П.

Недостаток известного устройства заключаетс  в плохом использовании пропускной способности канала св зи, что обусловлено большой долей синхронизирующей информации в сообщении. Например, дл  наиболее оптимальной системы синхронизации с переменным шагом с усредн ющим устройством без блокировок дл  вхождени  в синхрониэм Tfx iyeTCff около 60 посылок tr, с. П5-Ш|.

Цель иэ &ретейи  - увеличение объеме прифт емой информации, а следовательно, и коэффициента испопь | эсдаанй протчскной способности канала сб э.

Лостёютннай цель достигаетс  тем что в устройство дл  приема да1С4фетмо{| и«4ф таиии, содержащее уэе  синх|х ниэации гю посылкам, первьй которого подкточен к первому вхсщу блока декод«4ровани  через регистрирующий узел, а к второ- му - через блок синхронизации по циклам, другс вход которого соединен с выходом регистрирующего узла, 8веде«ш переключатель, форкмрователь сигналов записи, элемент задержки , адресный регистр, формирователь сигналов считывани  и последовательно соединенные входной элемент И и блок пам ти, выход которого подключен к другом/ входу регистрирующего узла и к первому входу переключател , второй вход которого соединен с выходом входного элемента И, а третий вход соединен с выходом блока декодировани , при этом выход переключател  подключен к входу узла синхронизации по посылкам , дополнительный выход которого соединен с другим входом входного элемента И и с входами формировател  сигналов записи и элемента задержки, выход которого подключен через адресный регистр к адресному входу блока пам ти, а через формирователь сигналов считывани  к считывающему входу блока пам ти, записываккций вход которого соединен с вы-ходом формировател  сигналов записи.

На чертеже дана структурна  схема устройства.

Устройство содержит узел 1 синхронизации по посылкам, блок 2 декодировани , регистрирующий узел 3, блок k синхронизации по циклам, вхоной элемент W 5 6 пам ти, переключатель 7, формирователь 8 сигналов записи, элемент 9 задержки, адресный регистр 10 и формирователь И си йалрв считывани .

Вход устройства t2 через последовательно соединенные входной элемент И 5 и блок 6 пам ти подключен к ВХОДУ регис три руще го узла 3 и к первому входу оереклю ател  7- Второй вход переключател  7 соединен с выходом входного элемента И 5 третий вход с выходом бЛэкэ 2 декодирова+4и ,з выход переключател  7 под г ключей к входу узла t синхронизации по посылкам, Первый выход узла 1 синхронизамии по посылкам подключен к первому входу блока 2 декодировани  через регистрирующий узел 3, а к второму входу - через блок Ц , синхронизации по циклам другой вхо которого соединен с выхрдом регистрирующего узла 3. Дополнительный выход узла 1 синхронизации по посылкам соединен с другим входом входного элемента И 5 с входом формировател  8 сигналов записи и с входом элемента 9 задержки, выходом подключенного через адресный регистр 10 к адресному входу блока пам ти, а через формирователь 11 сигналов считывани  - к считывающему входу блока б пам ти, записывающий вход которого соединен с выходом формировател  8. сигналов записи.

Устройство работает следующим образом.

Принимаемое сообщение, из состава которого исключены синхронизирующие импульсы, необходимые дл  синхронизации по посылкам (серии точек) поступает на вход устройства 12, На

входном элементе И 5 двоичные посылки сообщени  стробируютс  частотой

1

F.

, поступающей с узла 1 синхб &г

5 ронизации по посылкам, где и. t - минимальна  величина коррекции фазы регистрирующего импульса.

Пачки единиц и нулей (в дальнейшем именуемые элементарными символами} , соответствующие единичным и нулевым посылкам фазового пуска и информации с выхода входного эле (мента И 5 поступают на вход блока 6 пам ти, в котором каждый элементарный символ запоминаетс  по сигналу записи, формируемому с частотой формирователем 8 сигналов записи и по адресу, выдаваемому адресным регистром 10.

Импульсы тактовой частоты поступают также через элемент 9 задержки в адресный регистр 10, осуществл   смену адреса, а также в формирователь 1 1 сигналов считывани , осуществл   считывание информации из

блока 6 пам ти по адресу, выдаваемому адресным регистром 10. Со следующим тактом частоты Fg происходит запись очередного элементарного символа в ту  чейку пам ти блока 6, из которой предыдущим тактом частоты Гц был считан элементарный символ. Адреса записи и считывани , формируемые адресным регистром 10, периодически повтор ютс , при этом цикл

повторений равен объему пам ти блока 6, например, если объем блока пам ти равен 800 двоичных разр дов, то элементарный символ будет считан из блока 6 пам ти через А800 тактов

Claims (1)

1. 0 частоты. Таким образом, блок 6 пам ти по существу осуществл ет задержку элементарных символов на необходимое врем . Элементарные символы с выхода Входного элемента И 5 поступают также через переключатель 7 устанавливаемый в исходное состо ние сигналом с блока 2 декодировани , на вход узла 1 синхронизации по посылкам. Последний выдел ет фро ты принимаемых посылок и по ним под страивает фазу регистрирующих импульсов , поступающих в регистрирующий узел 3 и блок Ц синхронизации по циклам. К моменту поступлени  сигналов фазового пуска с выхода блока 6 пам ти, регистрирующие импульсы будут находитьс  в зоне устойчивой регистрации посылок. Регистрирующий узел 3 в этой зоне при нимает решение о знаке принимаемой посылки. С выхода регистрирующего узла 3 информаци  поступает на вход блока k синхронизации по циклам и вход блока 2 декодировани . Блок синхрюнизации по циклам выдел ет сигнал фазового пуска и его в блок 2 декодировани , где осущест л етс  декодирование и прием информации При этом блок 2 декодирований выдает сигнал на управ  « ций вход переключател  7 в результате чего на вход узла 1 синхронизации по посылкам поступают элементарные символы сообщени , с выхода блока 6 пам ти, по которым регистрирующие импульсы удерживаютс  в зоне устой чивой регистрации посылок до конца приема сообщени . По окончании приема сообщени  блок 2 декодировани  снимает управл ющий сигнал с входа переключател  7, и устройство возвращаетс  в исходное состо ние. Таким образом, предлагаемое устройство приема не требует передачи специальной синхронизирующей последовательности импульсов (серии точек V А цепей синхронизации по посылкам, так как она осуществл етс  по посылкам фазового пуска и информации . Благодар  уменьшает с  длина передаваемого сооОдени  и увеличиваетс  коэффициент использовани  пропускной способности канала св зи. Этот эффект особенно заметен при малых длиных передаваемых сообщений , когда длинные серии точек и сообщени  соизмеримы. Исключение передачи синхронизирующей последовательности точек упрощает также устройство передачи сообщений дл  аппаратуры сеансной св зи, что в некоторой степени компенсирует объем вводимого дополнительного оборудовани . Формула изобретени  Устройство дл  приема дискретной информации, содержащее узел синхронизации по посылкам, первый выход которого подключен к первому входу блока декодировани  через регистрирующий узел, а к второму - через блок синхронизации по циклам, другой вход которого соединен с выходом регистрирующего узла, о т л й-чающеес  тем, что, с целью увеличени  объема принимаемой информации , введены переключатель, формирователь сигналов записи, элемент задержки, адресный регистр, формирователь сигналов считывани  и последовательно соединенные входной элемент И и блок пам ти, выход которого подключен к другому входу регистрирующего узла и к первому входу переключател , второй вход которого соединен с выходом входного элемента И, а третий вход - соединен с выходом блока декодировани , при этом выход переключател  подключен к входу узла синхронизации по посылкам, дополнительный выход которого соединен с другим входом входного элемента W и с входами формировател  сигналов записи и элемента задержки, выход которого подключен через адресный регистр к адресному входу блока пам ти, а через формирователь сигналов считывани  - к считываюцему входу блока пам ти, записываюоий вход KoTojjoro соединен с выходом формировател  сигналов записи. Источники информации, прин тые во внимание при экспертизе 1. Картынов Е.М. Синхронизаци  в системах передачи дискретных сообцений . М., Св зь, 1972, с. 155 ,( прототип).

   12

   (Iif

   n