(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ
Изобретение относитс к вычислительной технике и может быть применено в стендах проверки блоков посто нных запоминающих устройств. Известны устройства контрол блоков посто нной пам ти, содержащие контролируемый блок пам ти, блок управлени и блок индикации 1 и 2. Недостатком этих устройств вл етс мала надежность. Наиболее близким по технической сущнос ти к данному изобретению вл етс устройство , содержащее блок формировани испытательных сигналов, дополнительный анализатор электрических параметров, блок формир вани сигналов индикащш и блок опорных напр жений 3. Однако известное устройство не предусма ривает точного и оперативного определени оптимальных соотнощений параметров контролируемого блока пам ти, что снижает надежность устройства контрол . Целью изобретени вл етс повышение надежности устройства дл контрол блоков пам ти. Поставленна цель достигаетс тем, что в устройство дл контрол блоков пам ти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными щинами, блок полупосто нной пам ти , блок управлени , первый выход которого соединен с первой выходной щююй, второй - с второй выходной щиной и с первым входим блока полупосто нной пам ти, блок индикации, первый вход .которого соединен с выходом блока полупосто нной пам ти , а второй - с третьим выходом блока управлени , и третью выходную пшну, введены четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, Чриггер, блок задержки и счетчик циклического обращени , причем выходы линейных усилителей подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствую ших счетчиков группы, выходы которых подключены к входу блока управлени , выхоДы первого и последнего дискриминаторов подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к второму входу блока полупосто н ной пам ти, четвертый выход блока управлени подключен к первым входам третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ - к первому входу триггеру выход четвертого элемента ИЛИ - к первому входу счетчика циклического обращени , п тый и шестой выходы блока управлени к соответствующим входам первого элемента И, выход которого подключен к входу блока задержки, второму входу триггера И второму входу счетчика Щ1клическога обращени , один выход которого подключен к второму входу третьего элемент, ИЛИ, а дрзтие выходы - к вторым входам соответствующих линейных усилителей, выход блока задержки подключен к первому входу второго элемента И, выход триггера - к второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу четвертого элемента ИЛИ. На чертеже представлена структурна схема устройства дл контрол блоков пам ти. Устройство содержит контролируемый блок пам ти 1, группу линейных усилителей 2, первый элемент ИЛИ 3, группу дискриминаторов °4, группу счетчиков 5, второй элемент ИЛИ 6, блок полупосто нной пам ти 7, бло управлени 8, первый элемент И 9, третий 10и четвертый 11 элементы ИЛИ, триггер 12, счетчик циклического обращени 13, блок 14 задержки, второй элемент И 15 и блок индикащти 16. Устройство работает следующим образом. По сигналу Пуск блока управлени , включающего в свой состав задающий генератор пр моугольных импульсов, элемент И, ИЛИ. НЕ блока задержки, формирователи и счетчики импульсов управлени и триггеры задани режимов (на чертеже не показаны ) , запускающий импульс через первый элемент И поступает на входы счетчика 13, триггера 12 и блока 14. Триггер 12 разрещает прохождение задержки запускающего и пульса на блок 1. Считанные с блока I сигналы поступают на-группу усилителей 2, количество которых соответствует разр дности . Особенностью этой группы вл етс одинаковый коэффициент усилени , который устанавливаетс дл всех усилителей 2. Счетчик 13 вырабаТьгаает последовательность сигналов, обеспечивающую поочередное срабатывание усилителей 2 в соответствии с запускающими Сигналами блока 8. Усиленные таким образом считанные сигналы поступают на группу дискриминаторов 4, первый и последний из которых отрегулированы таким образом, что соответствуют экстремельным значени м считанных сигналов, допустимым дл 1. Другие дискриминаторы 4 нэ строены на различные значени cчитa шыx сигналов с определенным шагом дискретности . При по влении считанных сигналов, соответствующих экстремальным значени м в блоке 7, с элемента 6 поступает разрешение на запись, и записываетс адрес числа с критичными значени ми выходного сигнала. Выходные сигналы с группы дискриминаторов 4 поступают на группу счетчиков 5, где фиксируютс и поступают на бдок 8. В бло ке 8 определ етс счетчик с наибольпгим количеством зафиксированных сигналов, что дает возможность определить такое напр жение смещени схем воспроизведени блока 1, которое соответствует большинству адресов блока. Обращение к каждому адресу происходит столько раз, сколько разр дов имеет считанное число. После анализа одного адреса с первого выхода блока управлени сигнал Установка О поступает на элемент 10, выходной сигнал которого подготавливает к работе триггер 12 иэлемент II, сигнал с которого устанавливает ноль счетчика 13. Блок 8 вырабатывает тактовый импульс, который через элемент 3 nocTjoiaeT на блок Г4, а через него на элемент 15, на первый вход которого поступает разрешающий сигнал с триггера 12. Таким образом, на блок 1 с элемента 15 поступает импульс Запуск и происходит циклическое обращение к следующему адресу. После проверки всех разр док одного числа триггер 12 устанавливаетс через элемент 10 в ноль, на элемент 15 подаетс разрешающий сигнал дл пропуска следующего адреса. Напр жение смещени , таким образом, определ етс более надежно. Блок управлени измен ет режим работы контролируемого блока пам ти, и проводитс операци анализа тока опроса. Проделав такую операцию несколько раз и получив максимальную разницу между количеством адресов, занесенных в блок полупосто нной пам ти, и адресов , дл которых выбираетс определенное значение напр жени смещени , контроль блока пам ти заканчиваетс . Предлагаемое изобретение позвол ет производить аппаратный анализ всех адресов контролируемого блока пам ти, вы вл ть наихудшие , которые фиксируютс дл последующего детального анализа, что существенно повышает надежность устройства дл контрол блоков пам ти.