Claims (2)
Изобретение.относитс к вычислительной технике и может быть использовано в устройствах отрбражени графической информации, в которых оконечным устройством вл етс индикатор с растровой разверткой. Известно устройство дл генерации векторов на индикаторе с растровой разверткой, содержащее два блока сло жени , п ть регистров, четыре сметчи ка, одиннадцать мультиплексоров, бло ки пам ти на две телевизионные строк и средства управлени СО. Недостатком этого устройства вл етс , то что оно позвол ет вычисл ть точки пересечени векторов только с одной телевизионной строкой и имеет большой объем оборудовани . Наиболее близким техническим ре шением к изобретению вл етс устрой ство, содержащее восемь регистров, четыре посто нных запоминающих устройства , мультиплексор, двенадцать блоков пам ти и :общее устройство управлени С 2 . Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что а устройство дл генерации векторов на индикаторе с растровой разверткой введены дополнительные элементы ИЛИ п-строчных формирователей векторов, где п - число CTpoiT растра пересекающих знакомест, у каждого из которых одни из информационных вхрдов подключены к выходам триггера знака, первого регистра начальных координат,- регистра длины вектора, блока посто нной пам ти и выходу младшего разр да регистра кода вектора, одни из управл ющих входов Соединены соответственно через первый и второй дешифраторы к первому и второму регистрам начальных координат, одни из адресных входов непосредственно, а другие через третий дешифратор подключены к вторым выходам первого и второго счетчиков координат развертки, один из информационных и управл ющих выходо подключены соответственно к первому элементу ИЛИ, подключенному к выход ному регистру, выход которого вл е с выходом устройства, и к второму элементу ИЛИ, соединенному с блоком синхронизации, соответствующие выхо которого подключены к другим управл ющим входам строчных формировател векторов, другие информационные и управл ющие выходы которых соединен соответственно с вторыми информацио ными и третьими управл ющими входам последующего строчного формировател векторов, а выходы последнего - с входами первого строчного формирова л векторов. Кроме того,строчный формировател векторов содержит элементы И, ИЛИ, 2И-ИЛИ, группы элементов 2И-ИЛИ, ЗИ-ИЛИ, Четвертый дешифратор, регист ры, счетчики и блок пам ти, причем один из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ и ЗИ-ИЛИ групп вл ютс соответствующими информационными и управл ющими входами формировател , другие соединены с выходом первого элемента И, а их выходы соответственно через первый и второй регистры и третий и четвертый счетчики соединены с соответствующими информационными выходами формировател и через третий регистр с блоком пам ти, выход которого через четвертый регистр соединен с соответствующим , информационным выходом формировател , первый вход первого элемента И соединен с инверсным выходом четвертого регистра, пр мой выход которого соединен с первым входом второго элемента И и вторым входом блока пам ти, третий вход которого подключен к выходу третьего счетчика, управл ющие входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с. выходом первого регистра, а вторые входы исправл ющие входы второго регистра и четвертого счетчика соединены с выходом п того элемента И, инверсный вход которого и инверсные входы элементов ЗИ-ИЛИ групп соединены с выходом второго элемента 2И-ИЛИ, входы которого соединены с выходами младшего и старшего разр дов второго регистра, управл ющий выход четвертого счетчика соединен с третьим входом второго элемента И , выход которого подключен к первому входу третьего элемен та ИЛИ, выход которого соединен с первым входом четвертого регистра, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй - с соответствующим управл ющим входом формировател , выходы младших разр дов третьего счетчика- соединены с входами четвертого дешифратора, выходы которого подключены к соответствующим входам элементов ЗИ-ИЛИ групп. На фиг.1 представлена функциональна схема устройства; на фиг.2 функциональна схема строчного формировател векторов (СФВ); на фиг.Зпринцип кодировани изображени векторов в посто нном запоминающем устройстве . Устройство дл генерации векторов на индикаторе с растровой разверткой . содержит задающий генератор 1, счетчик 2 -координаты развертки хт, счетчик 3 координаты развертки -цг, блок 4 синхронизации, дешифратор 5, триггер 6 знака приращени координаты дх, регистр 7 начальной координаты Хц, регистр 8 младш.их разр дов значени начальной координаты Уц i регистр 9 кода вектора, регистр 10 длины вектора, информационные входы 11-15 устройства, выходные сигналы 16 и 17 блока 4 синхронизации, вл ющиес соответственно сигналами разрешени занесени информации и сброса входных регистров, дешифратор 18, посто нное запоминающее устройство 19, дешифратор 20, управл ющий вход 21 которого соединен с блоком 4 синхронизации, элементы ИЛИ 22 и 23, выходной регистр 24 устройства , выход 25 видеоинформации, вход 26 Данные установлены и выход 27 Данные прин ты блока синхронизации и СФВ 28, каждый из которых, имеет первые .информационные выходы , первые управл ющие выходы 33, выход 34 сигнала загрузки , вход 35 разрешени загрузки, первые 1(1Нформационные входы 36-39 первые управл ющие входы 40, вход 41 сигнала загрузки, выход 42 разрешени загрузки, вторые информационные входы 43-46, вторые управл ющие входы 47 и 48, вторые управл ющие выходы Si вторые информационные выходы 50, третьи, четвертые, п тые и шестые управл ющие входы , первые и вторые адресные входы 5 и 55, триггер 56 знака приращени координаты , счетчик 57 координаты х, третий адресный вход 58, регистр 59 сдвига, счетчик 60 длины вектора, регистр 61 пам ти, дешифратор 62, элементы ИЛИ , элементы И 66-6 элементы 2И-ИЛИ 70 и 71, группы эле ментов 2И-ИЛИ 72-7, группу элементов ЗИ-ИЛИ 75, блок 76 посто нной пам ти, выходной регистр 77 СФВ и триггер 78 зан тости СФВ. Устройство работает следующим образом. Когда на информационных входах 11-15 устройства установлены реальные данные, на вход 2б поступает сигнал Данные установлены, и если до этого поступил в блок t синхронизации с выхода элемента 22 сигнал Входные регистры свободны, то блок k синхронизации вырабатывает п линии 17 сигнал Разрешение занесени информации. При этом информаци на входах: 11 - знак дх - 1 бит 12- значение х - К бит 13- младшие разр ды бит И - код вектора - ( -1 ) бит 15 - значение длины вектора,- (2 -1) бит ( в конкретной реализации устройст ва ) загружаетс соответственно в триггер 6, регистры 7-10. Эта информаци посредством дешиф ратора 18 направл етс в СФВ, номер которого задаетс регистром 8, одна ко загрузка выбраного СФВ происходи только тогда, когда выбираемый СФВ свободен, т.е. на инверсном выходе триггера 78 зан тости СФВ устанавли ваетс уровень логической 1. При этом информаци с выходов триггера 6, регистра 7, посто нного запомина ющего устройства 19 совместно с выходом младшего разр да регистра 9 кода вектора, регистра 10 через эле мент 2И-ИЛИ 70 и группы элементов 2И-ИЛИ 72, 7 и 73 загружаетс соот ветственно в триггер 5б, счетчик 57 регистр 59 сдвига и счетчик 60 длин вектора, одновременно с этим произво дитс загрузка регистра 61 пам ти, количество разр дов которого равно числу модулей пам ти в блоке 76 посто нной пам ти, от дешифратора 20 96 младших разр дов регистра 7 через группу элементов ЗИ-ИЛИ 75. Далее производитс запись начальной точки вектора в блок 76 посто нной пам ти, при этом номер модул пам ти задаетс соответствующим ему триггером регистра 61 пам ти, адрес - старшими разр дами счетчика 57, а управл ющим сигналом служит сигнал по входу 52 из блока k синхронизации. Через врем , необходимое дл записи информации в блок 76 пам ти, блок k синхронизации вырабатывает по входу 51 стробит рующий сигнал, который поступает на элемент ИЛИ б и сбрасывает регистр 61 пам ти, а через элемент И 68 производит вычитание единицы из содержимого счетчика 60 длины вектора, производит сдвиг влево на один бит регистра 59, увеличивает или уменьшает значение счетчика 57 в зависимости от состо ни триггера 56 знака дх, при этом, если с выхода отрицательного переполнени счетчика 60 длины вектора не поступил сигнал окончани построени вектора, а выход элемента 2И-ИЛИ 71 находитс в состо нии логической 1,что указывает на окончание построени вектора в данной телевизионной строке, и регистр пам ти обнулен , а также имеетс разрешающий уровень сигнала разрешени загрузки информации по входу 35 от следующего СФВ, с выхода элемента И 69 данного СФВ поступает в следующий СФВ сигнал загрузки; Данные с выходов триггера 5б знака дх, счетчика 57, регистра 59, счетчика 60 .длины вектора и дешифратора 62 по выходам 29-33 поступают в следующий СФВ, где отработка вектора продолжаетс . Если же выход элемента 2И-ИЛИ 71 находитс в состо нии логического О, то. отработка вектора продолжаетс в данном СФВ. Записанные в блоке пам ти СФВ данные считываютс под управлением счетчиков 2 и 3 XT и ут, а также дешифратора 5 младших разр дов счетчика 3 т, при этом дешифратор 5 выбирает СФВ, из которого затем считываютс данные, и выходы старших разр дов счетчика 2 хт задают значение адреса в блок 76 посто нной пам ти. Считанные данные пост упают через выходной регистр 77 СФВ, через элемент ИЛИ 23 и выходной регистр 2 устройства на выход 25 видеоинформации устройства. Сравнение предлагаемого устройства с известным при , где п число СФВ, показывает увеличение быстродействи устройства в k-S раз, что позвол ет использовать его в высокопроизводительных системах отображени графической информации. Формула изобретени 1. Устройство дл генерации векторов на индикаторе с растровой разверткой , содержащее последовательно соединенные задающий генератор, первый и второй счетчики координат развертки , подключенные к блоку синхронизации , триггер знака, регистры начальных координат, кода и длины вектора , первые входы которых вл ютс информационными входами устройства, а вторые подключены к блоку синхронизации , который соединен с управл ющими входами устройства, блок посто нной пам ти, вход которого соеди нен с разр дными выходами регистра кода вектора,, и дешифраторы, отличающеес тем, что, с целью повышени быстродействи устройства , оно содержит элементы ИЛИ п-строчных формирователей векторов, где п - число строк растра пересекающих знакомест, у каждого из которых .одни из информационных входов подклю чены к выходам триггера знака, первого регистра начальных координат, регистра длины вектора, блока посто нной пам ти и выходу младшего разр да регистра кода вектора, одни из управл ющих входов соединены соответ ственно через первый и второй дешифраторы к первому и второму регистрам начальных координат, один из адресны входов непосредственно, а другие через третий дешифратор подключены к вторым выходам первого -и второго счетчиков координат развертки, одни из информационных и управл ющих выхо дов подключены соответственно к пер вому элементу ИЛИ, подключенному к выходному регистру, выход которого вл етс выходом устройства, и к вто рому элементу ИЛИ, соединенному с блоком синхронизации, соответствующи выходы которого подключены к другим управл ющим входам строчных формиро вателей векторов, другие информацион ные и управл ющие выходы которых соединены соответственно с вторыми 9 8 информационнымии третьими управл ю-, щими входами последующего строчного формировател .векторов, а выходы последнего - с входами первого строчного формировател векторов. The invention relates to computing and can be used in graphic information display devices in which the terminal device is a raster scan indicator. A device for generating vectors on a raster-scand display is known, which contains two layers of clocks, five registers, four calculators, eleven multiplexers, memory blocks for two television lines, and CO controls. A disadvantage of this device is that it allows to calculate the intersection points of vectors with only one television line and has a large amount of equipment. The closest technical solution to the invention is a device containing eight registers, four permanent storage devices, a multiplexer, twelve memory blocks and: a common control device C 2. The purpose of the invention is to increase the speed of the device. The goal is achieved by the fact that a device for generating vectors on a raster scanned indicator introduces additional elements OR n-line vector formers, where n is the number of CTpoit rasters crossing the familiarity, each of which has one of the information flashes of the first register of initial coordinates, - vector length register, constant memory block and low-order output of the vector code register, one of the control inputs Connected respectively through the first and second decipher tori to the first and second registers of initial coordinates, one of the address inputs directly, and the other through the third decoder connected to the second outputs of the first and second scan coordinate counters, one of the information and control outputs connected respectively to the first OR element connected to the output register , the output of which was with the output of the device, and to the second element OR, connected to the synchronization unit, the corresponding outputs of which are connected to other control inputs of the lower-line driver projectors, other information and control outputs of which are connected correspondingly with the second information and third GOVERNMENTAL the gate inputs of the subsequent row shaper vectors and outputs the latter - to the inputs of the first row vectors formirova l. In addition, the line vectorizer contains AND, OR, 2I-OR, 2I-OR, ZI-OR element groups, the Fourth decoder, registers, counters and a memory block, one of the inputs of the first 2I element and 2I elements -OR or ZI-OR groups are the corresponding information and control inputs of the imaging unit, others are connected to the output of the first AND element, and their outputs, respectively, through the first and second registers and the third and fourth counters are connected to the corresponding information outputs of the imaging unit and through the third a register with a memory block whose output through the fourth register is connected to the corresponding information output of the former; the first input of the first element I is connected to the inverse output of the fourth register, the direct output of which is connected to the first input of the second element AND and the second input of the memory block, the third the input of which is connected to the output of the third counter, the control inputs of which are connected to the outputs of the third and fourth elements AND, the first inputs of which are connected to. the output of the first register and the second inputs of the correcting inputs of the second register and the fourth counter are connected to the output of the fifth element AND, the inverse input of which and the inverse inputs of the elements ZI-OR are connected to the output of the second element 2I-OR, the inputs of which are connected to the outputs of the minor and the higher bits of the second register, the control output of the fourth counter is connected to the third input of the second element AND, the output of which is connected to the first input of the third element OR, the output of which is connected to the first input of the fourth register the second input of which is connected to the output of the fourth OR element, the first input of which is connected to the output of the first element AND, and the second to the corresponding control input of the driver, the outputs of the lower bits of the third counter are connected to the inputs of the fourth decoder, the outputs of which are connected to the corresponding inputs elements of ZI-OR groups. Figure 1 shows the functional diagram of the device; Fig.2 is a functional diagram of the lower case vector shaper (SFV); Fig. The principle of encoding an image of vectors in a persistent storage device. A device for generating vectors on a raster scan indicator. contains master oscillator 1, counter 2 — coordinates of sweep xt, counter 3 coordinates of sweep –cg, synchronization block 4, decoder 5, trigger 6 of the increment sign of coordinate dx, register 7 of the initial coordinate of the Hz, register 8 of the lower bits of the value of the initial coordinate of Hz i vector code register 9, vector length register 10, informational inputs 11–15 of the device, output signals 16 and 17 of synchronization unit 4, which are respectively signals for recording information and resetting input registers, decoder 18, permanent memory The device 19, the decoder 20, the control input 21 of which is connected to the synchronization unit 4, the elements OR 22 and 23, the output register 24 of the device, the output 25 of the video information, the input 26 The data is set and the output 27 which have the first informational outputs, the first control outputs 33, the load signal output 34, the load resolution input 35, the first 1 (1 Information inputs 36-39, the first control inputs 40, the load signal input 41, the load resolution output 42, the second information entrances 43-46, second control e inputs 47 and 48, second control outputs Si, second information outputs 50, third, fourth, fifth and sixth control inputs, first and second address inputs 5 and 55, trigger 56 digits of the coordinate increment, counter 57 coordinates x, third address input 58, shift register 59, vector length counter 60, memory register 61, decoder 62, elements OR, elements AND 66-6 elements 2И-OR 70 and 71, groups of elements 2И-OR 72-7, group of elements ЗИ- OR 75, persistent memory block 76, SFV output register 77, and SFV trigger trigger 78. The device works as follows. When real data is installed at information inputs 11-15 of the device, a signal is received at input 2b. The data is set, and if the signal arrives at the synchronization block t from the output of element 22. The input registers are free, then the synchronization block k generates a n line 17 signal. . The information on the inputs: 11 - dx sign - 1 bit 12 - x value - K bits 13 - lower bits bits And - vector code - (-1) bit 15 - vector length value, - (2 -1) bits ( in a particular implementation of the device, it is loaded into trigger 6, registers 7-10, respectively. This information is transmitted by means of a decoder 18 to the SPV, the number of which is specified by register 8, but the download of the selected SFV occurs only when the selected SFV is free, i.e. at the inverse output of the trigger 78 of the SPV, a logic level 1 is set. The information from the outputs of the trigger 6, register 7, the permanent storage device 19 together with the output of the lower bit of the register 9 of the vector code, register 10 through element 2I-OR 70 and groups of elements 2I-OR 72, 7 and 73 are loaded respectively into trigger 5b, counter 57, shift register 59 and vector length counter 60, at the same time memory register 61 is loaded, the number of bits of which is equal to the number of memory modules in block 76 of the persistent memory from the decoder 20 96 lower bits of register 7 through a group of elements ZI-OR 75. Next, the starting point of the vector is recorded in the permanent memory block 76, the number of the memory module is set by the corresponding trigger of the register 61 memory, the address is the highest Counter 57, and the control signal is the signal at input 52 of the synchronization block k. After the time required to record information in memory block 76, synchronization block k generates, at input 51, a gate signal that arrives at OR b and resets memory register 61, and, through element 68, subtracts one from the contents of counter 60 of length vector, performs a left shift by one bit of register 59, increases or decreases the value of counter 57, depending on the state of the flip-flop 56, the dx sign, while the output signal is not received from the negative overflow output of the vector 60 counter neither vector, but the output of element 2I-OR 71 is in the state of logical 1, which indicates the end of the vector construction in this TV line, and the memory register is zero, and there is a resolution level for the information loading signal on input 35 from the next SFV, from the output of the element And 69 of this SFV enters the next SFV load signal; The data from the outputs of flip-flop 5b of the dx sign, counter 57, register 59, counter 60. The length of the vector and decoder 62 on outputs 29-33 go to the next SFV, where the development of the vector continues. If the output of element 2I-OR 71 is in the state of logical O, then. vector refinement continues in this SPV. The data recorded in the SFV memory unit is read under the control of counters 2 and 3 XT and ut, as well as the decoder 5 least significant bits of the counter 3 tons, while the decoder 5 selects the IMS, which then reads the data, and outputs the older bits of the counter 2 xm set the value of the address in block 76 of the persistent memory. Read data post fall through the output register 77 SFV, through the element OR 23 and the output register 2 of the device to the output 25 of the video information of the device. Comparison of the proposed device with the known one, where n is the number of PWS, shows an increase in the device speed by k-S times, which makes it possible to use it in high-performance graphic information display systems. Claim 1. A device for generating vectors on a raster scanned indicator containing serially connected master oscillator, first and second scan coordinate counters connected to a synchronization unit, a sign trigger, initial coordinate registers, code and vector length, the first inputs of which are informational device inputs, and the second connected to the synchronization unit, which is connected to the control inputs of the device, a block of permanent memory, the input of which is connected to the bit outputs The vector code register ,, and decoders, characterized in that, in order to increase the speed of the device, it contains the elements of OR n-line vector formers, where n is the number of raster lines crossing the familiarity, each of which has one of the information inputs connected to the outputs of the sign trigger, the first register of initial coordinates, the vector length register, the constant memory block and the low-order output of the vector code register, one of the control inputs are connected, respectively, to the first and second decoders and the second register of initial coordinates, one of the address inputs directly, and the other through the third decoder connected to the second outputs of the first and second coordinate coordinates of the sweep, one of the information and control outputs connected respectively to the first element OR connected to the output register, the output of which is the output of the device, and to the second OR element, connected to the synchronization unit, the corresponding outputs of which are connected to other control inputs of the lower-line vectorial generators, THER nye informational and control outputs of which are connected respectively to second 8 September informatsionnymii third Yu-controlled, subsequent input row conductive .vektorov shaper and the latter outputs - to the inputs of the first row vectors shaper.
2. Устройство по п.1, о т л и ч аю щ е е с тем, что строчный формирователь векторов содержит элементы И, ИЛИ, 2И-ИЛИ, группы элементов 2И-ИЛИ, ЗИ-ИЛИ, четвертый дешифратор, регистры, счетчики и блок пам ти, причем одни из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ и ЗИ-ИЛИ групп вл ютс соответствующими информационными и управл ющими входами формировател , другие соединены с выходом первого элемента И, а их выходы соответственно через первый и второй регистры и третий и четвертый счетчики соединены с соответствующими информационными выходами формировател и через третий регистр с блоком пам ти, выход которого через чeтЁeptый регистр соединен с соответствующим информационным выходом формировател , первый вход первого Элемента И соединен с инверсным выходом четвертрго регистра, пр мой выход которого соединен с первым входом второго элемента И и вторым входом блока пам ти, третий вход которого подключен к выходу третьего счетчика, управл ющие входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с выходом первого регистра, а вторые входы и управл ющие входы второго регистра и четвертого счетчика соединены с выходом п того элемента И, инверсный вход которого и инверсные входы элементов ЗИ-ИЛИ групп соединены с выходом второго элемента 2И-ИЛИ, входы которого соединены с выходами младшего и старшего разр дов второго регистра , управл ющий выход четвертого счетчика соединен с третьим входом второго элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с первым входом четвертого региcтpaJ второй вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй - с соответствующим управл ющим входом формировател ,.выходы младших разр дов третьего счетчика соединены с входами четвертого дешифратора, выходы которого подключены к соответствующим входам элементов ЗИ-ИЛИ групп. Источники информации, прин тые во внимание при экспертизе 5 2. The device according to claim 1, of which is that the line vector shaper contains the elements AND, OR, 2I-OR, the group of elements 2I-OR, ZI-OR, the fourth decoder, registers, counters and a memory unit, with one of the inputs of the first element 2I-OR and elements 2I-OR and ZI-OR of the group being the corresponding information and control inputs of the driver, the others are connected to the output of the first element AND, and their outputs respectively through the first and second the registers and the third and fourth counters are connected to the corresponding information the output of the former and through the third register with the memory block, the output of which through the fourth register is connected to the corresponding information output of the former, the first input of the first element I is connected to the inverse output of the quarter register, the direct output of which is connected to the first input of the second element I and the second input of the block memory, the third input of which is connected to the output of the third counter, the control inputs of which are connected to the outputs of the third and fourth elements I, the first inputs of which are connected to the output of the first D the gistra, and the second inputs and control inputs of the second register and fourth counter are connected to the output of the fifth element AND, the inverse input of which and the inverse inputs of the elements of ZI-OR group are connected to the output of the second element 2I-OR, the inputs of which are connected to the outputs of the junior and senior the bits of the second register, the control output of the fourth counter is connected to the third input of the second element AND, the output of which is connected to the first input of the third OR element, the output of which is connected to the first input of the fourth registerJa second input It is connected to the output of the fourth OR element, the first input of which is connected to the output of the first element AND, and the second to the corresponding control input of the imaging device. The outputs of the lower bits of the third counter are connected to the inputs of the fourth decoder, the outputs of which are connected OR groups. Sources of information taken into account during the examination 5
15 йВвеит15 yVveit
oioi
Ю YU
г счлп.g schlp.
if5if5
38 Пр.38 Ex.
/%/%
1/8 Aia.f.Ji1/8 Aia.f.Ji
If MlIf Ml
ОАШС : Dn 7 АшУн -(/Лгг J« N заг 37 Сч.к ЪО . ГМЪм«ХOASS: Dn 7 AshUn - (/ Lgg J "N zag 37 Sc. To OO. GM'm" X
ei п СП ei n SP
4g VitS 4g VitS
77 77
52 52
1 2it1 2it
С 1From 1
гюgyu
39 J39 j
- -5- -five
Л50L50
PLPL
1 ПЗУ1 ROM
3f 3f
5/five/
8eight
I/O JJI / o jj
--
M i; с Pf.%H h ; 73Я Л. M i; with Pf.% H h; 73Я L.
Фиг 1 1. Патент Англии № 1503362, кл. НЧ Т, опублик.1978. 2. Патент Англии № Т вббТЗ, кл. Н А Т, опублик. 1977 (прототип) J it2 Ъ5 ц -.пП yjn W -э 3d Id C. 2ПFig 1 1. Patent of England No. 1503362, cl. LF T, publ.1978. 2. Patent of England No. T in bbTZ, cl. H A T, publish. 1977 (prototype) J it2 b5 cz.pn yjn W -e 3d Id C. 2P