SU913602A1

SU913602A1 - Делитель частоты 1

Info

Publication number: SU913602A1
Application number: SU802958770A
Authority: SU
Inventors: Yurij V Smirnov
Original assignee: Yurij V Smirnov
Priority date: 1980-05-27
Filing date: 1980-05-27
Publication date: 1982-03-15

Description

Изобретение относится к импульсной технике и может быть использовано в измерительной аппаратуре, а также·в устройствах автоматики и телемеханики.

Известен делитель частоты с симметричным выходом, содержащий генератор импульсов, счетчик, три дешифратора, блок управления и логические элементы [1].

Недостатком известного устройства является его относительная сложность.

Наиболее близким по технической сущности к предлагаемому является делитель частоты, содержащий десятичный счетчик со входом установки в нуль, к выходам которого через дешифратор подключен коммутатор с двумя выходами, соответствующими целому и половинному коэффициентам деления, триггер с раздельными уходами, один из которых соединен с выходом коммутатора целого коэффициента деления и входом установки счетчика в нуль, а другой - с выходом коммутатора половинного коэффициента деления [2].

Недостатком известного устройства является невозможность точно реали2

’эовать половинный коэффициент деления, если коэффициент деления является нечетным числом, а также

с ошибки деления за счет того, что

сброс счетчика в нуль в процессе деления может происходить раньше, чем оканчиваются соответствующие входные импульсы.

Цель изобретения - увеличение точности и надежности работы делителя частоты.

Поставленная цель достигается тем что в делитель частоты, содержащий двоичный счетчик с входом установки

15 в нуль, счетный вход которого соединен с входом устройства, дешифратор, входы которого соединены с выходами двоичного счетчика, коммутатор с

__ двумя выходами, соответствующими целому и половинному коэффициентам деления, входы которого подключены к выходам дешифратора, первый триггер, нулевой вход которого соединен с выходом коммутатора целого коэффици25 ента деления, первый элемент И, введены второй элемент И, второй триггер и Первый и второй элементы ЗАПРЕТ, причем выход первого элемента ЗАПРЕТ соединен с единичным входом

30 первого триггера, управляющий вход

3

913602

4

подключен к выходу коммутатора половинного коэффициента деления, а запрещающий - к выходу первого элемента И, первый вход которого соединен с входом устройства, а второй - с выходом второго триггера, первый 5

вход которого соединен с шиной установки, а второй соединен с выходом второго элемента И, первый вход которого соединен с выходом младшего разряда двоичного счетчика, а второй Ю с выходом коммутатора целого коэффициента деления и с управляющим входом первого элемента ЗАПРЕТ, запрещающий вход которого соединен с входом устройства, а выход подключен к 15 входу установки двоичного счетчика в нуль.

На чертеже представлена схема делителя частоты.

Устройство содержит двоичный счетчик 1 с входом установки в нуль, счетный вход которого соединен с входной шиной 2, к выходным разрядным шинам которого через дешифратор 3 подключен коммутатор 4 с выходом 25 5, соответствующим целому коэффициенту деления, и выходом 6, соответствующим половинному коэффициенту деления, триггеры 7 и 8, шину 9 установки, соединенную с нулевым входом триггера 8, элементы 10 и 11 И, элементы 12 и 13 ЗАПРЕТ и выходные шины 14 и 15.

Максимальное значение коэффициента деления делителя определяется емкостью счетчика 1 и возможностями 35 коммутатора 4.

Устройство работает следующим образом. '

В исходном положении, которое ус- до танавливается перед началом работы делителя, счетчик 1, триггеры 7 и 8 находятся в нулевом состоянии. Подвижные контакты коммутатора 4 установлены один - в положение, со- 45 ответствующее выбранному коэффициенту деления к, другой - в положение, соответствующее меньшему целому числу частногоК 12. Поскольку триггер 8 находится в нулевом состоянии, то на входе элемента 11, соединенном с прямым выходом триггера 8,присутствует сигнал нулевого уровня, и, следовательно, на запрещающий вход элемента 13 поступает сигнал разрешающий прохождение через этот эле- $5 мент сигналов, поступающих на управляющий вход этого элемента с выхода 6 коммутатора 4.

При поступлении на шину 2 входных импульсов начинается заполнение счет-60 чика 1, в результате чего на соответствующих выходах дешифратора 3, соединенных с неподвижными контактами коммутатора 4, появляются сигналы единичного уровня. 65

С приходом к/2-го входного импульса на выходе 6 коммутатора появляется сигнал единичного уровня. Этот сигнал поступает на управляющий вход элемента 13 и через него на единичный вход триггера 7. Триггер 7 переходит в единичное состояние, в результате чего происходит изменение сигналов на выходных шинах 14 и 15. ί С приходом к-го входного импульса сигнал единичного уровня появляется на выходе 5 коммутатора 4. Этот сигнал поступает на нулевой вход триггера 7 и переводит его в исходное состояние. Одновременно сигнал с выхода 5 коммутатора поступает на управляющий вход элемента 12 и на один из входов элемента 10 И. Уровень сигнала на другом входе элемента 10 определяется состоянием младшего разряда счетчика 1. Поэтому если к-ый входной импульс является четным, то в младший разряд счетчика 1 записывается нуль и на другой вход элемента 10 И после прихода к-го входного ‘импульса поступает уровень нуля. Следовательно, при делении на четный коэффициент к триггер 8 все время находится в нулевом состоянии. Если, же к-й входной импульс оказывается нечетным, то с приходом этого импульса в младшем разряде счетчика 1 записывается ’Ί’’ р_г следовательно, сигнал единичного уровня с выхода 5 коммутатора поступает через элемент 10 И на единичный вход триггера 8 и переводит его в единичное состояние.

После окончания к-го входного импульса на выходе элемента 12 ЗАПРЕТ формируется сигнал сброса, по которому счетчик 1 устанавливается на нуль. На этом заканчивается первый цикл деления входных импульсов на число к.

Если коэффициент деления к является четным, то в дальнейшем работа делителя повторяется согласно изложенному .

Если же коэффициент деления к есть число нечетное, то после окончания первого цикла деления триггер 8 оказывается в единичном Состоянии. При этом на вход элемента 11, соединенный с пряьым выходом триггера 8, поступает сигнал, разрешающий прохождение через элемент 11 входных импульсов делителя на запрещающий вход элемента 13. Следовательно,· при делении на нечетный коэффициент деления работа делителя частоты во втором и последующих циклах деления отличается от описанного.

Это отличие состоит в том, что

сигнал единичного уровня, появляющийся на выходе 6 коммутатора после каждого Κ|Ί+ пк входного импульса, поступает на еди5

913602

6

ничный вход триггера 7 только после окончания этого импульса, т.е. с задержкой на время, определяемое длительностью входных импульсов.

Таким образом, введение в делитель частоты первого и второго элементов И, второго триггера с раздельными входами, первого и второго элементов ЗАПРЕТ позволяет увеличить точность симметрирования выходных сигналов делителя при нечетных коэффициентах деления, увеличить надежность его работы,'что, в конечном 'счете, позволит увеличить точность работы аппаратуры, в которой применяются подобные делители частоты.

Claims

Формула изобретения Делитель частоты, содержащий двоичный счетчик с входом установки в нуль, счетный вход которого соединен с входом устройства, дешифратор,входы которого соединены с выходец»!» двоичного счетчика, коммутатор с двумя выходами, соответствующими целому и половинному коэффициентам деления, входы которого подключены к выходам дешифратора, первый триггер, нулевой вход которого соединен с выходом коммутатора целого коэффициента деления, первый элемент И, отличающийся тем, что,

с целью увеличения точности симметрирования выходных сигналов делителя при нечетных коэффициентах деления и увеличения надежности его работы, в нёго введены второй элемент И, второй триггер и первый и второй эле менты ЗАПРЕТ, причем выход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, управляющий вход подключен к выходу коммутатора половинного коэффициента деления, а запрещающий - к выходу первого элемента И, первый вход которого соединен с входом устройства, а второй - с выходом второго триггера, первый вход которого соединен с шиной установки, а второй соединен с выходом второго элемента И, первый вход которого соединен с выходом младшего разряда двоичного счетчика, а второй - с выходом коммутатора целого коэффициента деления и с управляющим входом первого элемента ЗАПРЕТ, запрещающий вход которого соединен с входом устройства, а выход подключен к входу установки двоичного счетчика в нуль.