SU911584A1

SU911584A1 - Многоканальное приемное устройство дл определени конца информационных блоков

Info

Publication number: SU911584A1
Application number: SU802972620A
Authority: SU
Inventors: Аскольд Борисович Завьялов; Владимир Семенович Медведев; Александр Владимирович Пыжиков; Геннадий Михайлович Овчинкин
Original assignee: Предприятие П/Я Г-4812
Priority date: 1980-08-14
Filing date: 1980-08-14
Publication date: 1982-03-07

Description

Изобретение относится к телеметрии и может найти применение в многоканальной аппаратуре обработки информации .

Известно устройство для обнаружения конца информационной последова- ⁵тельности в динамическом накопителе, содержащее регистр, ключевые элементы блок памяти, информационные шины f1

Устройство требует введения в информационную последовательность специ-⁰ альных маркерных сигналов, что приводит к непроизводительной загрузке канала связи.

Наиболее близким к предлагаемому по технической сущности является мно- ^{1 * * * * * * * * * * * * * 15} гоканальное устройство для определения конца информационных блоков, содержащее регистр, вход которого соединен с каналом связи, N выходов соеди- „ «и нены с соот вет ст вующими входами ключевого элемента, к которому подключены N шин сигналов обработки информации, N информационных выходов ключе2 вого элемента через блок оперативной памяти подключены к N информационным входам регистра [2].

Недостатком устройства является его определенная сложность, так как при обслуживании информационного блока длиной в N разрядов необходим^» дополнительно иметь маркерный регистр и маркерный блок оперативной памяти на N разрядов каждый.

Цель изобретения - упрощение устройства.

Поставленная цель достигается тем, что в устройство введены анализатор конца передаваемого информационного блока, анализатор конца принимаемого информационного блока и элемент ИЛИ, выходы которых соединены с соответствующими управляющими входами ключевого элемента, входы элемента ИЛИ соединены с выходом анализатора конца передаваемого информационного блока и с выходом анализатора конца принимаемого информационного блока, входы которых соединены соответственно с N выходами регистра и N+1-ым выходом регистра, подключенным к N+1-му входу ключевого элемента, N+1-ый выход которого через блок оперативной памяти 5 подключен к N+1-му информационному входу регистра.

На чертеже изображена блок-схема устройства для определения конца информационных блоков. 10 .Устройство содержит регистр 1, ключевой элемент 2, блок оперативной памяти 3, шины 4 сигналов обработки информации, анализатор '5 конца передаваемого информационного блока, ана- 15 лизатор 6 конца принимаемого информационного блока, элемент ИЛИ 7, канал 8 связи.

Устройство работает следующим образом. 20

В режиме приема (при обработке приемного канала) очередного информационного бита i-oro канала из блока 3 оперативной памяти считывается в соответ- _2Jствии с адресом этого канала N+1 разрядное слово и по N+1 цепям записыовается в регистр 1. Затем в регистр 1 из канала 8 связи записывается очередной бит информационной последова- ₃θ тельности с одновременным сдвигом на один разряд содержимого регистра 1. При отсутствии единичного сигнала на Ν+1 выходе регистра его содержимое по Ν+1 цепям через ключевой элемент 2, открытый в данный момент для этих ³⁵цепей, подается на Ν+1 входы блока 3, где и хранится до следующего обраще х ния к этому каналу. Наличие единичного сигнала на Ν+1 выходе регистра 1 означает конец накопления информа- ⁴⁰ционного блока по данному каналу. В этом случае срабатывает анализатор 6 конца принимаемого информационного блока (выполненный, например, в виде ключевого элемента, способного про- ⁴⁵пускать сигнал только при обслуживании приемного канала). Единичный сигнал с выхода анализатора 6 подается на элемент ИЛИ 7 и на управляющий вход ключевого элемента 2, который в ⁵⁰этом случае перекрывает все Ν+1 выходные шины в регистре 1 и обеспечивает прохождение единичного сигнала с выхода элемента ИЛИ 7 на первый вход блока 3, обеспечивая таким образом за- 55 пись только одной маркерной единицы в первый разряд блока 3 оперативной памяти, а накопленный N разрядный информационный блок пересылается в блок обработки информации по шинам 4. В режиме передачи (при обработке передающего канала) очередного информационного бита i-ro канала из блока 3 считывается в соответствии с адресом этого канала N+1 разрядное слово и по N+1 цепям записывается в регистр

1. Затем производится сдвиг содержимого регистра 1 на один разряд и выдача очередного бита в канал связи, с N+1 выхода регистра 1. Если после очередного сдвига на всех выходах регистра 1 будут нулевые сигналы, что означает конец выдачи очередного N разрядного информационного блока, то срабатывает анализатор 5 (выполненный, например, в виде элемента И на N инверсных входов, срабатывающего только при обслуживании передающего канала). Единичный сигнал с выхода анализатора 5 подается на элемент ИЛИ 7 и на управляющий вход ключевого элемента 2, который в этом случае обеспечивает прохождение единичного сигнала с выхода элемента ИЛИ 7 в первый разряд блока 3, а на остальные входы по N цепям из шин 4 сигналов обработки информации.

Таким образом использование только одного дополнительного разряда регистра и блока оперативной памяти совместно с анализаторами конца передаваемого и принимаемого информационного блока и элементом ИЛИ позволяет упростить предлагаемое устройство, так как при N разрядном информационном блоке маркерный регистр и маркерный блок оперативной памяти уменьшаются в N раз по сравнению с известным.

Claims

1.Авторское свидетельство СССР If , кл. G 06 F 13/02, 1973.

2.Устройство и системы автоматизированной обработки информации. Межвузовский сб. научн. трудов под ред. проф. Сергеева Н. П, Пенза, ППИ, 1978, с. 88 (прототип).