SU896785A2 - Усредн ющее устройство с блокировкой дл фазировани дискретной информации - Google Patents

Description

(54) УСРЕДНЯЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ ДЛЯ ФАЗИРОВАНИЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ

I

Изобретение относитс  к технике передачи дискретной информации и мо жет использоватьс  в системах синхронизации приемников дискретной информации .

По основному авт. св. № 527833 известно усредн ющее устройство с блокировкой дл  фазировани  дискретной информации, содержащее многоразр дный реверсивный счетчик, один выход которого через триггер добавлени  подключен ко входу первого элемента И, а второй выход реверсивного счетчика через триггер вычитани  подключен ко входу второго элемента И, причем к дополнительным входам элементов И подключены соответсТвующие входы реверсивного счетчика , промежуточный разр д вычитани  реверсивного счетчика соединен с нулевым входом триггера добавлени , а промежуточный разр д добав- лени  реверсивного счетчика соединен с нулевым входом триггера вычитани  fl.

Однако в известном устройстве недостаточна  точность.

Цель изобретени  - повьшение точности усреднени .

Указанна  цель достигаетс  тем, что в известное усредн ющее устройство с блокировкой дл  фазировани 

10 дискретной информации введены датчик времени, элемент задержки, два счетчика, два коммутатора и дешифратор , причем выход датчика времени соединен с одним входом дешифра15 тора и через элемент задержки с первыми входами счетчиком, вторые входы которых соединены с первым и вторым входами устройства, выходы счетчиков соединены С соответству-г

20 юцими входами дешифратора, выходы которого, соединены с входами коммутаторов , соответствующее разр ды ;добавлени  и вычитани  реверсивного

счетчика через коммутаторы соединены с вторыми входами триггеров.

На чертеже изображена структурна  электрическа  схема предлагаемого устройства.

Устройство содержит датчик 1 времени , элемент 2 задержки, счетчики 3 и 4, дешифратор 5, коммутаторы 6 и 7, многоразр дный реверсивный счетчик, триггеры 9 и 10 добавлени  и вычитани  элементы И 1) и 12,

Устройство работает следующим образом .

Импульсы добавлени  и вычитани , поступающие на входные шины устройства , зар жают соответственно счетчики 3 и 4 до некоторого значени , В момент формировани  датчиком 1 выходного импульса дешифратора 5 на одной из выходных шин формирует уровень напр жени , управл ндчий работой коммутаторов 6 и 7, Кроме того , сигнал датчика 1, задержанный элементом задержки 2, на врем , приблизительно равное длительности сигнала, осуществл ет перевод счетчиков 3 и 4 в исходное ( нулевое ) состо ние. При этом входные импульсы добавлени  и вычитани  поступают соответственно на суммирующий и вычитающий входы многоразр дного реверсивного счетчика 8, осуществл   его зар д,

В случае, если, например, число импульсов добавлени  превысит число импульсов вычитани , поступивших на его второй вход, на величину , равную коэффициенту пересчета многоразр дного реверсивного счечика 8, на выходе его последнего разр да добавлени  по витс  импульс перевод щий триггер У в единичное состо ние. Уровень напр жени  на выходе триггера 9 разрешает прохождение импульсов добавлени  через элемент И 11 на одну выходную шину устройства. Теперь импульсы добавлени , поступающие на одну входную шину устройства проход т на его выхо без усреднени .

Сброс триггера 9 в нулевое состоние , т.е. запрещение прохождени  импульсов добавлени  на выход устройства , осуществл етс  сигналом с выхода одного из разр дов вычитани  многоразр дного реверсивного счетчика 8 через коммутатор 7, Коммутаци  выхода соответствующего разр да

вычитани  многоразр дного реверсивного счетчика 8 со сбросовым входом триггера 9 устанавливаетс  коммутатором 7 в зависимости от того, на

каком из выходов дешифратора 5 по витс  уровень напр жени .

Совершенно аналогичным образом происходит формирование импульсов вычитани  на другой выходной шине (работа триггера 10 аналогична работе триггера 9, а элемента И 12 работе элемента И П).

Таким образом, в зависимости от величины разницы числа импульсов

добавлени  и вычитани  (т.е. показаний счетчиков-3 и 4), поступивших на входы устройства за врем  между двум  импульсами на выходе датчика 1, сброс триггеров 9 и 10 осуществл етс  сигналом, по вившемс  на

вполне определенном выходе реверсивного счетчика 8,

Предлагаемое устройство обладает в сравнении с известным более

высокой точностью усреднени  и скоростью установлени  синхронизма при использовании в системах передачи дискретной информации.

Claims (1)

1. Формула изобретени 

   Усредн ющее устройство с блокировкой дл  фазировани  дискретной информации по авт. св. № 527833, отличающеес  тем, что, с целью повышени  точности усреднени , введены датчик времени, элемент задержки, два счетчика, два коммутатора и дешифратор, причем выход датчика времени соединен с одним входом дешифратора и через элемент задержки с первыми входами счетчиков, вторые входы которых сое-, динены с первым и вторым входами устройства , выходы счетчиков соединены с соответствующими входами дешифратора , выходы которого соединены с входами коммутаторов, соответствую щие разр ды добавлени  и вычитани 

   0 реверсивного счетчика через коммутаторы соединены с вторыми входами триггеров.

   Источники информации, прин тые во внимание при экспертизе

   5 1. Авторское свидетельство СССР № 527833, кл. Н 04 L 17/00, 1974 (прототип).