SU890386A1

SU890386A1 - Decoder

Info

Publication number: SU890386A1
Application number: SU802864135A
Authority: SU
Inventors: Владимир Иванович Мяснов; Владимир Борисович Смирнов
Original assignee: За витель
Priority date: 1980-01-04
Filing date: 1980-01-04
Publication date: 1981-12-15

Description

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении дешифраторов в преобразователях интервала времени в цифровой код.The invention relates to automation and digital computing and can be used to build decoders in the converters of the time interval into a digital code.

Известен дешифратор, состоящий из логических элементов [1] .Known decoder, consisting of logical elements [1].

Недостаток известного устройства сострит в сложности его реализации при дешифрации результата т-тактного преобразователя интервала времени в цифровой код.A disadvantage of the known device will aggravate in the complexity of its implementation when decrypting the result of a t-cycle time interval converter into a digital code.

Наиболее близким к предлагаемому по технической сущности и схемному построению является дешифратор, содержащий (q-1) элементов И, где q = = log^mtSJ.Closest to the proposed technical essence and circuit design is a decoder containing (q-1) elements And, where q = log ^ mtSJ.

Недостаток данного дешифратора также заключается в его сложности, свя- . занной с реализацией сложных логических уравнений при дешифрировании результата преобразования интервала времени в цифровой код.The disadvantage of this decoder also lies in its complexity. associated with the implementation of complex logical equations when decoding the result of converting a time interval into a digital code.

Целью изобретения является упрощение устройства.The aim of the invention is to simplify the device.

Поставленная цель обеспечивается тем, что дешифратор, содержащий (q-1) элементов И, где q = 1og₂m, дополнительно содержит q суммирующих блоков, причем ί-ий суммирующий блок (1=1-q) содержит S;=n/2q-i⁺l сумматоров, объединенных в К ярусов, где К равно числу итераций выполнения операции ] (до получения единицы), входы первого яруса сумматоров i-oro суммирующего блока соединены соответственно с выходами переноса сумматоров (|+1)-ого суммирующего блока и с выходом i-oro элемента И, выходы суммы сумматоров j-oro яруса соединены со входами сумматоров (j+l)-oro яруса, входы сумматоров первого яруса q-oro суммирующего блока соединены с входами задания времени дешифратора, а последний ярус в q-oro суммирующего блока выполнен на полусумматора, выходы ⁷суммы сумматоров К-ых всех суммирующих блоков являются выходами дешифратора, первые входы всех элементов И соединены с управляющим входом дешифратора, а вторые входы элементов' И соседнего каскада являются информационными входами дешифратора.This goal is ensured by the fact that the decoder containing (q-1) elements And, where q = 1og ₂ m, additionally contains q summing blocks, and the ίth summing block (1 = 1-q) contains S; = n / 2q -i ⁺ l adders combined in K tiers, where K is equal to the number of iterations of the operation] (until one is obtained), the inputs of the first tier of the adders i-oro of the summing block are connected respectively to the transfer outputs of the adders of the (| +1) th summing block and with the output of the i-oro element AND, the outputs of the sum of the adders of the j-oro tier are connected to the inputs of the adders (j + l) -oro of the tier, the inputs the adders of the first tier q-oro of the summing block are connected to the inputs of the time decoder, and the last tier in q-oro of the summing block is half-adder, the outputs ⁷ of the adders of the Kth of all summing blocks are the outputs of the decoder, the first inputs of all elements And are connected to the control the input of the decoder, and the second inputs of the elements And the neighboring cascade are the information inputs of the decoder.

На чертеже представлена функциональная схема предлагаемого дешифратора для m-тактного преобразователя интервала времени в цифровой код при m = 16.The drawing shows a functional diagram of the proposed decoder for m-cycle converter of the time interval into a digital code at m = 16.

Этот дешифратор имеет q- log₂ 16= 4 выходов. Количество выходов определяет и количество групп, которых также рав. йо m = держит щие из блок 4 содержит также полусумматор 6., Сумматоры 5 и полусумматор 6 объеди- . йены в ярусы 7. К шестнадцами входам суммирующего блока 4 подключены соответственно выходы , Q₂, ... , Q_I6разрядных триггеров m-тактного счетчика преобразователи и элементы И 8-10.This decoder has q-log ₂ 16 = 4 outputs. The number of outputs determines the number of groups, which are also equal. yo m = holding from block 4 also contains a half adder 6., Adders 5 and a half adder 6 are combined. yen to tiers 7. The sixteen inputs of the summing unit 4 are connected respectively to the outputs, Q ₂ , ..., Q _{I6 of the} discharge triggers of the m-cycle counter converters and elements And 8-10.

На выходе суммы выходного сумматора каждого суммирующего блока (кроме последнего) и полусумматора 6 суммирующего блока 4 формируются логические функции выходного двоичного кода: b - с весом 2' . Т_о , с - с весом 2'² . То , d - с весом 2^_i . То, е - с весом 2'^ . Т_о . На входах и выходах сумматоров и полусумматора проставлены весовые коэффициенты. На один из входов сумматора каждого, кроме последнего, суммирующего блока через соответствующие элементы И 8-10 подключены соответственно выходы группы соседнего младшего разряда выходного кода. Вторые входы элементов И 8-10 объединены между собой и соединены с выходом А счетчика преобразователя с весом 2° . Т_о (где А - логическая функция на выходе счетчика преобразователя, определяющая разрядное число с весом 2° . Т_о ). На входы сумматора суммирующего блока 1 поступают импульсы с весом 2'¹. Тс с выходов переноса соответствующих сумматоров второго суммирующего блока второй группы. На входы сумматоров второго суммирующего блока 2 поступают импульсы с весом 2’^г . То с выхода переноса каждого сумматора суммирующего блока 3. На входы сумматоров суммирующего блока 3 поступают импульсы с весом 2^ъ . Т_о с соответствующих выходов пеtoAt the output of the sum of the output adder of each summing block (except the last one) and the half-adder 6 of the summing block 4, logical functions of the output binary code are formed: b - with a weight of 2 '. T _about , with - with a weight of 2 ' ² . That, d - with a weight of 2 ^_i . That, e - with a weight of 2 '^. T _about . The inputs and outputs of the adders and half-adders are weighted. At one of the inputs of the adder of each, except for the last, summing block through the corresponding elements And 8-10 connected respectively the outputs of the group of the neighboring least significant bit of the output code. The second inputs of the elements And 8-10 are interconnected and connected to the output And the counter of the Converter with a weight of 2 °. T _o (where A is the logical function at the output of the converter counter, which determines the bit number with a weight of 2 °. T _o ). The inputs of the adder of the summing unit 1 receives pulses with a weight of 2 ' ¹ . TC from the transfer outputs of the respective adders of the second summing block of the second group. The inputs of the adders of the second summing unit 2 receives pulses with a weight of 2 ' ^g . Then, from the transfer output of each adder of the summing block 3. To the inputs of the adders of the summing block 3, pulses with a weight of 2 ^b are received. T _o from the corresponding outputs

4. Предлагаемый дешифратор coсуммирующие блоки 1-4, состоясумматоров 5. Суммирующий4. The proposed decoder summing blocks 1-4, consisting of adders 5. Summing

5® реноса сумматоров и полусумматора 6 суммирующего блока 4. Выходы суммы сумматоров каждого суммирующего блока соединены соответственно со входами сумматоров своей группы. Если к сумматору для m-тактного преобразователя интервала времени в цифровой код при m = .16 добавить 16 сумматоров, образовав тем самым пятый суммирующий блок, который формирует на выходе разрядное число с весом г”⁵ ,Т₀а на выходе суммирующего блока 4 вместо полусумматора 6 поставить сумматор, один вход которого соединить через элемент И с выходом пятой группы и с выходом А счетчика преобразователя, то получим дешифратор для тридцати двухтакт но.го преобразователя интервала времени в цифровой код. При этом шестнадцать входов представленного на чертеже дешифратора необходимо соединить с выходом переноса всех сумматоров пятого суммирующего блока.5® denos of adders and half adders 6 of the summing block 4. The outputs of the sum of the adders of each summing block are connected respectively to the inputs of the adders of their group. If 16 adders are added to the adder for an m-cycle time interval converter into a digital code with m = .16, thereby forming the fifth adder block, which generates a bit number with the weight g ” ⁵ , T ₀ at the output, and 4 instead of the adder 4 half-adder 6 put the adder, one input of which is connected through the And element to the output of the fifth group and to the output A of the converter counter, then we will get a decoder for thirty two-stroke new time interval converter into a digital code. At the same time, sixteen inputs of the decoder shown in the drawing must be connected to the transfer output of all adders of the fifth summing block.

Ко входам сумматоров пятого суммирующего блока группы подключаются^ соответствующие выходы тридцатидвухтактного счетчика преобразователя. Изъяв из представленной на чертеже схемы четвертый суммирующий блок, получим дешифратор для восьмитактного преобразователя, при этом восемь входов сумматоров третьего суммирующего блока подключаются соответственно к выходам восьмитактного счетчика преобразователя. Аналогично первый и второй суммирующие блоки образуют дешифратор для четырехтактного преобразователя интервала времени в цифровой код.To the inputs of the adders of the fifth summing block of the group are connected ^ the corresponding outputs of the thirty-two-stroke counter of the converter. Having removed the fourth summing block from the diagram shown in the drawing, we get a decoder for the eight-stroke converter, while the eight inputs of the adders of the third summing block are connected respectively to the outputs of the eight-stroke counter of the converter. Similarly, the first and second summing blocks form a decoder for a four-stroke converter of the time interval into a digital code.

Дешифратор работает следующим образом.The decoder works as follows.

m-тактный счетчик m-тактного преобразователя интервала времени в цифровой код при любом m всегда имеет четчетное количество состояний, причем половина этих состояний приходится на время, когда А = 0, и половина когда А = 1. Вес единицы младшего разряда m-тактного счетчика равенAn m-cycle counter of an m-cycle converter of a time interval into a digital code for any m always has an even number of states, and half of these states occur at a time when A = 0, and half when A = 1. The unit weight of the least significant bit of an m-cycle counter is equal to

Г , а если выбрано кратно степени двух (4, 8, 16, 32 и т.д.), то Δ = = 2*⁴-. Т_о . При А = О количество единиц. Δ, зафиксированное в т-тактном счетчике, равно количеству логических единиц, записанных в разрядных триггерах m-тактного счетчика (или количеству триггеров m-тактного счетчика, стоящих в состоянии логической едини890386 цы). Поэтому простое суммирование ₍единиц с выходов разрядных триггеров m-тактного счетчика с помощью сумматоров определит число, зафиксированное в данный момент в m-тактном счет- j чике при А = 0. В случае, когда А = 1 получить искомое число можно также суммированием, но при этом состояние логической единицы разрядных триггеров m-тактного счетчика необходимо Ю принимать равной А , а состояние логического нуля 2 Δ. Такое построение дешифратора потребует вдвое большее количество сумматоров по сравнению с предлагаемой схемой. Если при 15 А = 1 суммировать только логические единицы, то на выходе дешифратора, построенного на сумматорах, результат выражается в дополнительном коде. В этом .случае при А = 1 на выхо- М де дешифратора, построенного на сумматорах, необходимо включать в работу преобразователь дополнительного двоичного кода в прямой. Это также значительно усложнит дешифратор. ИG, and if multiple degrees of two are chosen (4, 8, 16, 32, etc.), then Δ = = 2 * ⁴ -. T _about . When A = O, the number of units. Δ recorded in the t-stroke counter is equal to the number of logical units recorded in the discharge triggers of the m-stroke counter (or the number of triggers of the m-stroke counter that are in the logical unit state 890386). Therefore, a simple summation _{(of the} units from the outputs of the discharge triggers of the m-cycle counter using the adders will determine the number currently recorded in the m-cycle counter-j at A = 0. In the case when A = 1, the desired number can also be obtained by summing, but at the same time, the state of the logical unit of the discharge triggers of the m-clock counter must be taken equal to A, and the state of the logical zero is 2 Δ. Such a design of the decoder will require twice as many adders as compared to the proposed circuit. if only logical units, the output of the decoder built on the adders, the result is expressed in an additional code.In this case, when A = 1 at the output of the decoder built on the adders, it is necessary to include an additional binary code to line converter. It will also greatly complicate the decoder.

В предлагаемом дешифраторе в сумматорах производится сложение единиц, но при А = 1 в работу включаются элементы И 8-Ю, с помощью которых выход соседнего младшего разряда соеди- ЭО няется со входом сумматоров старшего разряда, за счет чего значение младшего разряда при А = 1 суммируется со значением старшего разряда, в результате происходит автоматическое преобразование дополнительного двоичного кода (получающегося от суммирования единиц m-тактного счетчика при А = 1) в прямой двоичный код. Когда А = О, элементы И 8-10 выключены и не оказывайт влияния на оаботу дешифратора.In the proposed decoder, in the adders, the units are added, but at A = 1, the elements And 8-U are included in the work, with which the output of the adjacent least significant bit is connected with the input of the adders of the highest bit, due to which the value of the least significant bit at A = 1 is summed with the value of the high order bit, as a result, an additional binary code is automatically converted (obtained from summing the units of the m-stroke counter at A = 1) into a direct binary code. When A = O, the elements And 8-10 are turned off and do not affect the operation of the decoder.

Применение в дешифраторе сумматоров упрощает дешифратор по сравнению с построением его на логических элементах И, ИЛИ, НЕ, И-НЕ, ИЛИ-HE и 45 т.п.) и позволяет производить как операцию сложения, так и операцию преобразования дополнительного кода в прямой на одних и тех же элементах. Бла4 годаря введению логических элементов И 8-10 удалось создать простую схему коммутации устройства с процесса простого суммирования единиц на процесс суммирования с одновременным преобразованием в дополнительном коде результата в прямой код.The use of adders in the decoder simplifies the decoder in comparison with constructing it on the logical elements AND, OR, NOT, AND-NOT, OR-HE and 45 etc.) and allows both the addition operation and the operation of converting the additional code into a direct one the same elements. Thanks to the introduction of AND 8-10 logic elements, it was possible to create a simple device switching scheme from the process of simple summation of units to the summation process with simultaneous conversion in an additional code of the result into direct code.

Claims

The invention relates to automation and digital computing and can be used in the construction of decoders in time-domain converters to digital code. A known decoder consisting of logical elements. A disadvantage of the known device is the complexity of its implementation when decoding the result of the t-cycle time-interval converter into a digital code. The closest to the proposed technical essence and schematic construction is a decoder that contains (q-1) elements And, where q. The disadvantage of this decoder is the same in its complexity associated with the implementation of complex logical equations when deciphering the result of converting the time interval into a digital code. The aim of the invention is to simplify the device. This goal is ensured by the fact that the decoder containing (ql) elements And, where q, additionally contains q summing blocks, with the 1st summing block () containing) 2q-i adders combined into K channels, where K is equal to the number of iterations of execution operations J --- (before receiving the unit), the inputs of the first tusk of the adders i-oro of the summing block are connected respectively to the transfer outputs of the adders of the (1 + 1) -th summing block and the output of the i-oro of the And element, the outputs of the sum of the adders j-oro rusa is connected to the inputs of adders (j + l) -oro rusl, inputs the total The first rus of the q-oro summer of the summing block is connected to the inputs of the decoder time, and the last Russian in the q-oro summing 3 blocks is made to a half-adder, the outputs of the summers K of all summing blocks are the decoder outputs, the first inputs of all elements And are connected to the control input of the decoder, and the second inputs of the AND elements of the adjacent cascade are information inputs of the decoder. The drawing shows a functional diagram of the proposed decoder for the t-cycle time interval converter to a digital code with m 16. This decoder has q-loQj 6 outputs. The number of outputs is determined and the number of groups, which are also equal to m C. The proposed decoder contains summing blocks 1-4, consisting of adders 5- Summing unit 4 also contains half-summer 6 Totalizers 5 and half-summator 6 are combined in Russ 7. By sixteen inputs The summing unit 4 is connected respectively to the outputs QI, Q2, ..., Q, 6. bit triggers of the t-stroke counter transducers and elements AND 8-10 At the output of the sum of the output adder of each summing block (except the last) and the half summator 6 of the summing block k, the logical functions of the output binary code b - with a weight of 2 are formed. Tc - with weight TO, d - with weight 2. T., e weighing 2. TO. At the inputs and outputs of adders and half-adder weights are stamped. On one of the inputs of the adder each, except the last, summing block through the corresponding elements And 8-10 connected, respectively, the outputs of the group of the next least significant bit of the output code. The second inputs of the elements And 8-10 are interconnected and connected to the output L of the counter of the converter with a weight of 2 °. TO (where A is the logical function at the output of the counter of the converter, which determines the bit number with a weight of 2 °, TO). The inputs of the adder of the summing unit 1 receive T FO from the outputs of the ne pulses with the weight of the transfer of the corresponding adders of the second summing unit of the second group. The inputs of the adders of the second summing unit 2 receives pulses with a weight of 2. TO from the transfer output of each adder of the summing block 3. The inputs of the adders of the summing block 3 receive pulses with a weight of 2. TO with the corresponding outputs of the ne 6 re-transfer of adders and half-adder 6 summing block k. The outputs of the sum of the adders of each summing unit are connected respectively to the inputs of the adders of their group. If we add 16 totalizers to the adder for the t-cycle time interval converter to the digital code with m .16, thereby forming the fifth summing unit that generates a bit number with a weight of 2 T at the output and instead of a half adder 6 at the output of the summing unit the adder, one input of which is connected through the element I with the output of the fifth group and with the output A of the converter counter, then we obtain a decoder for a thirty-two time interval converter into the digital code. In this case, sixteen inputs of the decoder shown in the drawing must be connected to the transfer output of all the adders of the fifth summing unit. The respective outputs of the thirty-two-stroke counter of the converter are connected to the inputs of the adders of the fifth summing unit of the group. From the diagram of the fourth summarizing block shown in the drawing, we obtain a decoder for an eight-bit converter, with eight inputs of the adders of the third summing block being connected respectively to the outputs of the eight-stroke converter counter. Similarly, the first and second summation units form a decoder for a four-stroke time-spacer to digital code. The decoder works as follows. The t-stroke counter of the t-stroke time interval transducer to a digital code for any m always has an even number of states, with half of these states occurring at the time when AO, and half when A 1. The weight of the unit of the smallest discharge t-cycle the counter is equal to and if selected multiple of a power of two (4, 8, 16, 32, etc.), then L. Tq. When A is about the number of units. D, recorded in the t-stroke counter, is equal to the number of logical units recorded in the bit triggers of the t-stroke counter (or the number of triggers of the t-stroke counter, which are in the state of logical unit). Therefore, a simple summation of units from the outputs of the bit triggers of the t-stroke counter with the help of adders will determine the number currently fixed in the t-stroke counter at A 0. In the case when A 1 you can also get the desired number by summation, but at the same time the logical unit of the bit triggers of the t-stroke counter must be taken equal to D, and the state of logical zero is 2 L. Such a construction of the decoder will require twice as many adders as compared with the proposed circuit. If, at A 1, only logical units are summed up, then at the output of the decoder, built on adders, the result is expressed in an additional code. In this case, with А 1 at the output of the decoder, built on adders, it is necessary to include an additional binary code converter into the direct one. This will also greatly complicate the decoder. In the proposed decoder, units are added in adders, but at А 1, elements AND 8-10 are included in the work, by which the output of the next low bit is connected to the input of the high order adders, due to which the value of the lower bit at А 1 is summed with the value of the most significant bit, as a result, an additional binary code (derived from the summation of the units of the t-stroke counter with A 1) is automatically converted into a forward binary code. When AO, elements AND 8-10 are turned off and do not affect the operation of the decoder. The use of adders in the decoder simplifies the decoder compared to building it on logical elements AND, OR, NOT, AND-NOT, OR-NOT, etc.) and allows you to perform addition operation as well as the operation of converting the additional code to my on the same elements. Due to the introduction of AND 8-10 logic elements, it was possible to create a simple circuit switching device from the process of simple summation of units to the summation process with simultaneous conversion in the additional code of the result into direct code. Claims of the Invention A decoder comprising (q-1) elements And, where q, characterized in that, in order to simplify the device, it contains q summing blocks, with the i-th sum block ((1-q) containing m S, - 2q-adders combined in K Rus {where K is equal to the number of iterations of the operation (before unit is received), the inputs of the adders of the first Russian of the | th summing block are connected respectively to the transfer outputs of the adders (i + l) -oro of the summing block and with output i -oro element And, the outputs of the sum of the adders j-ro are connected to the inputs of the adders 0 + 1) -th () The inputs of the adders of the first Russ q-ro of the summing block are connected to the inputs of the decoder time, and the last Russian q-ro of the summing block is half-adder, the outputs of the sum of the adders of the Kth summing blocks are decoder outputs, the first inputs of the elements And are connected to the control input of the descrambler, and the second inputs of the elements AND of the adjacent cascade are information inputs of the descrambler. Sources of information taken into account in the examination 1. A. Alekseenko Basics microcircuitry. M., Soviet Radio, 1977. p. 52-88.

2. Trachik V. Discrete devices of automation. M., Energie, 1978, p. 92-120 (prototype).