Изобретение относитс к электронной вычислительной технике, в частности к аналоговому моделированию за паздывани таких релейных систем,как электромагнитные клапаны и т.п. Известно устройство дл моделировани запаздывани релейных систем, которое содержит электронные блоки интегрировани , дифференцировани , суммировани , перемножени , воспроиз ведени нелинейных функций и пороговые элементы. Оно предназначено дл . изучени путей усовершенствовани структуры релейной системы l .. Однако дл нужд воспроизведени ее функций в составе иных комплексны объектов такого рода устройства излишне сложны. Наиболее близким к изобретению вл етс устройство дл моделировани релейных систем, содержащее интегратор , выход которого подключен ко вхо ду порогового элемента. Дл воспроиз ведени посто нства запаздывани оно содержит р д логических блоков и ключей , св зывающих между собой входы и выходы интегратора и порогового элемента 2 . Недостатком этого устройства вл етс его сложность. Цель изобретени - упрощение устройства . Указанна цель достигаетс тем, что в устройство дл моделировани запаздывани релейных систем, содержащее интегратор, выход которого подключен ко входу порогового элемента, введен блок дифференцировани , выход которого подключен к первому входу интегратора,второй вкод которого вл етс входом устройства, а выход порогового элемента соединен со входом блока дифференцировани и вл етс выходом устройства. На чертеже представлена схема устройства дл моделировани запаздывани релейных систем. Устройство содержит интегратор 1, пороговый элемент 2, выход которого вл етс выходом устройства, а вход соединен с выходом интегратора 1, блок 3 дифференцировани подключен выходом ко входу 4 интегратора 1, а входом - к выходу порогового элемента 2. Входом устройства вл етс второй вход 5 интегратора 1. Устройство работает следующим образом . На включение напр жени на вход 5 интегратор 1 отвечает линейным увеличением выходного напр жени до момента срабатывани порогового элемента 2 . В этот момент элемент 2 включает положительную обратную св зь дл интегратора 1 через блок 3 дифференцировани , т.е. выходное напр жение интегратора 1 в той же пол рности полностью приложено (с малой посто нной времени) ко входу 4 и тем переводит интегратор 1 в устойчивое состо ние насыщени с заданным запаздыванием относительно момента возникновени напр жени на входе 5. После окончани процесса дифференцировани фронта выходного импульса сигнал положительной обратной св зи на входе 4 исчезает, но устойчивое состо ние насьпдени в интеграторе 1 сохран етс до тех пор, пока ко входу 5 не приложат сигнал обратной пол рности. После этого интегратор 1 линейно снижает напр жение, подводимое к пороговому элементу 2, и возвращаетс в исходное состо ние аналогично изложенному. Выходной сигнал устройства исчезает также с запаздыванием по отношению к моменту переключени сигнала на входе 5.Это запаздывание не зависит ни от продолжительности входного сигнала, ни от продолжительности устойчивого состо ни устройства, так как переходные процессы начинаютс всегда от фиксированного состо ни - от состо ни насыщени интегратора 1, что обеспечиваетс наличием и указанным включением блока 3. Величину запаздывани задают либо выбором амплитуды сигнала на входе 5, либо выбором параметров интегратора 1.
Технико-экономическа эффективность изобретени состоит в ускорении оборудовани рабочего места исследовател комплексных систем,содержащих устройства с релейными характеристиками , что достигнуто упрощением моделирующего устройства с обеспечением в нем характеристики запаздывани , адекватной реальному процессу.