Изобретение относитс к вычислител ной технике и может быть использовано в вычислительных системах дл организации работы двух вычислительных машин на общее поле пам ти. Известно устройство управлени обр щением к пам ти, содержащее блок управлени , распределитель, генератор, узел индикации свободной зоны пам ти, узел управлени пуском распределител Q Однако указанное устройство управлени обращением к пам ти отличаетс сложностью и большим объемом оборудовани , Наиболее близким по технической сущности и достигаемому результату к предлагаемому вл етс устройство, со сто щее из трех триггеров, двух злементов ИЛИ и двух элементов И ,2 Недостатком устройства вл етс низкое быстродействие. Цель изобретени - повышение быстродействи устройства. Указанна цель достигаетс тем, что в устройство управлени обращением к пам ти, содержащее элемент R)H, два элемента И и триггер, выходы которого соединены соответственно с. первыми входами первого и второго элементов И, введены шесть элементов И, шесть элементов НЕ и элемент задержки, причем ответный вход устройства соединен с первыми входами третьего четвертого элементов И, выхо- ды которых соединены соответственно с единичньм и нулевьм входами триггера , выход элемента задержки соединен со вторыми входами первого и второго элементов И, выхсды которых соединены соответственно через первый и второй элементы НЕ с первыми входами п того и шестого элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого вл етс выходом обращени устройства , первый и второй ответные выходы устройства соединены с выходами cootветственно третьего и четвертого эле ментов И, выход п того элемента И соединен со вторым входом третьего элемента И.и через третий злемент НЕ со вторым входом шестого элемента И и с первым входом седьмого элемента И, второй вход которого вл етс первь1М запросным входом устройства, выход шестого элемента И соединен со вторым входом четвертого элемента И и через четвертый элемент НЕ со вторым входом п того элемента И и с первым входом восьмого элемента И, второй вход которого вл етс вторым запросным входом устройства, третьи вхо ды п того и шестого элементов И соеди нены с уста.новочньм входом устройства , четвертые входы п того и шестого элементов И соединены соответственно через п тый и шестой элементы НЕ с выходами седьмого и восьмого элементов И. -На чертеже представлена блок-схема устройства управлени обращением к па м ти. Устройство содержит элементы И 1-8 элементы НЕ 9-14, элемент 1-ШИ 5, выход 16 обращени устройства, элемент 17 задержки, ответный вход 18 устройства, триггер. 19, запросные вхо ды 20 и 2 устройства, установочный вход 22 устройства, ответные выхо- . ды 23 и 24 устройства„ Устройство работает следующим образом , В исходном состо нии на вход 18 по ступает низкий потенциал, на входы 20 22 - высокий потенциал. Под действием этих потенциалов и импульса отрицательной пол рности, поступающего на вход 22 и вл ющегос сигналом установки устройства в исходное состо ьше в устройстве в исходном состо нии высокий потенциал устанавливаетс на вы ходах элементов И 7 и 8, элементов НЕ 9, 10, 12 и 13 и на одном (безразлично каксм вьЬсоде триггера 19, а низкий потенциал - на выходе элементов И 1-6, элементов НЕ 1 и 14, элемента ИЛИ 15, элемента 17 задержки , на одном из выходов триггера 19 и на выходах 16, 23 и 24 устройства. При по влении запроса на обращени к пам ти от первой вычислительной ма шины низкий потенциал устанавливаетс на входе 2Q, а при по влении запроса на обращение- к пам ти от второй вычислительной машины низкий потенциал устанавливаетс на выходе 21. Пусть первым поступает запрос на обращение к пам ти от первой вычислительной машины. Под действием низкого потенциала, установленного на входе 20, на выходе элементов И 7, НЕ 12 устанавливаетс низкий потенциал, а на выходе эле1- 1ентов И 5, НЕ 11 и ИЛИ 15 высокий потенциал, тем самым на выходе устройства 16 фop -Iиpyeтc высокий потенодал, который вл етс сигналом обращени к пам ти, а на втором входе элемента И 6 устанавливаетс низкий потенциал, запрещающий обработку запроса на обращение к пам ти от второй вычислительной машины. В таком состо нии устройство находитс до момента по влени на его входе 18 ответного сигнала из пам ти в виде импульса положительной пол рности, который свидетельствует о том, что. сигнал обращени к пам ти прин т и вычислительна машина может сн ть запрос на обраш,ение к пам ти. При по влении ответного сигнала на входе 18 на выходе элемента И 3 формируетс импульс положительной пол рности, который поступает на выход 23 и на вход триггера 19, при этом устанавливаетс или подтверзкдаетс высокий потенциал на первом входе элемента И 1. После поступлени на второй вход элемента И 1 импул.ьса положительной пол рности с выхода элемента 17 задержки на выходе элемента НЕ 9 формируетс импульс отрицательной пол рности, который поступает на первый вход элемента И 5 и устанавливает на выходах элементов И 5 и 7, НЕ 1 и 12 потенциалы, соответствующие исходному состо н1-ао устройства. Величина задержки ответ-ного сигнала в элементе 17 задержки выбрана такой, что к моменту окончани действи импульса отрицательной пол рности на первом входе элемента И 5 перва вычислительна машина снимает запрос на обращение к пам ти. С приходом на первый вход элемента И 5 отрицательного импульса в устройстве заканчиваетс цикл обработки запроса на обращение от первой вычислительной машины и оно готово без задержки приступить к обработке последующих запросов, поступающих от первой или второй вычислительной машины . Если во врем обработки устройством запроса на обращение к пам ти от первой вычислительной машины поступает запрос на обращение к пам ти от 58 второй вычислительной машины, то под действием низкого потенциала на входе 21 устанавливаетс высокий потенциал на четвертом входе элемента И 6 Однако на выходе элемента И 6 сохран етс низкий потенциал до тех пор, пока на его втором входе действует низкий запрещающий потенциал, который снимаетс только после окончани обработки запроса на обращение к пам ти от первой вьиислительной машины После этого без какой-либо задержки устройство приступает к обработке запроса на обращение к пам ти от второй вычислительной машины, устанавлива высокий потенциал на выходе эле ментов И 6, ИЛИ 15 и низкий запрещающий потенциал на втором входе элемента И Ь, тем самым запреща обработ ку запроса на обращен-ие к пам ти от nepaovi вычислительной машины. Возможно одновременное поступление от обеих вычислительных машин запросов на обращение к пам)1ти. В этом случае очередность обработки запросов устройством произвольна и определ етс отклонени ми параметров сиг- налов запроса и элементов схемы устройства . Применение предлагаемого устройства в вычислительных системах позвол ет при организации работы двух вычислительных машин на общее поле пам ти свести к минимальной величине потери времени на обработку запросов на обращение к- пам ти. Формула изобретени Устройство управлени обращением к пам ти, содержащее элемент ИЛИ, два элемента И и триггер, выходы которого соединены соответственно с первыми входами первого и второго элементов И отличающеес тем, что, с целью повьпиени быстродействи устрой ства, в него введены шесть элементов И, шесть элементов НЕ и элемент задержки, причем ответный вход устройства соединен с первьми входами третьего и четвертого элементов И, выходы которых соединены соответственно с единичным и кулевым входами трнггера , выход элемента задержкн соединен со вторыми входами первого и второго элементов И, выходы которых соединены соответственно через первый н второй элементы НЕ с первьми входами п того и шестого элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход которого вл етс выходом обращени устройства, первый и второй ответные выходы устройства соединены с выходами соответственно третьего и четвертого элементов И, выход п того элемента И соединен со вторьм входом третьего элемента И и через третий элемент НЕ со вторым входом шестого элемента И и с первым входом седьмого элемента И, второй вход которого вл етс первьм запросным входом устройства, выход шестого элемента И соединен со вторым входом четвертого элемента И и через четвертый элемент НЕ со вторым входом п того элемента И и с первые входом восьмого элемента И, второй вход которого вл етс вторым запросньи входом устройства, треть1: входы п того и шестого элементов И соединены с установочным входом устройства, четвертые входы п того и шестого элементов И соединены соответственно через п тый и шестой элементы НЕ с выход .чн седьмого и восьмого элементов И. Источники информации, прин тые во внимание при экспертизе . Авторское с в tine те лье тв о СССР № 556444, кл. G 06 F 13/06, 1977. 2, Авторское свидетельство СССР № 374601, кл. 06 F 9/00, 1973 {.прототип .