SU875407A1 - Аналого-дискретное интегрирующее устройство - Google Patents

Description

(54) АНАПОГО-ДИСКРЕТНОЕ ИНТЕГРИРУНЩЕЕ УСТРОЙСТВО

I

Изобретение относитс  к вычислительной технике и предназначено дл  использов ани  в гибридных вычисли тельных устройствах дл  длительного быстрого и точного интегрировани  произвольно мен ющихс  аналоговых напр г жений.

Известны аналого-дискретные интегрирующие Устройства, иcпoльзye вlle дл  длительного интегрировани  сигналов , которые содержат аналоговый интегратор, компараторы, преобразователь пол рнрсти входного сигнала, аналоговые ключи и счетчик дл  накоплени  интеграла l . Однако такие устройства имеют ограниченное применение так как обеспечивают возможность интегрировани  знакопосто: нного аналогового напр жени .

Наиболее близким к предлагаемому техническим решением  вл етс  аналого-дискретное интегрирующее устройство , содержащее блок преобразовани  пол рности входного сигнала, анапоговый интегратор, компараторы и цифровой блок 21.

Однако известное устройство осуществл ет точное интегрирование сигналов только большой длительности. Это обус гювлено тем, что элементы петли обратной св зи (компаратор, цифровой блок, блок преобразовани  входного сигнала внос т суммарную временную задержку. Наличие ее при10 водит к тому, что после достижени  вьгходным напр жением аналогового интегратора порогового уровн  управл ющий сигнал по петле обратной св зи измен ет; знак подыинтегральной

15 функции с задержкой t и значение выходного напр жени  аналогового интегратора в этот момент составит

&iVfr оп

20

Claims (2)

1. где AUg.,r напр жение аналогового интегратора , превьшающее шкалу интегратора. 3 Цель изобретени  - повышение точ ности интегрировани  и быстродействи  устройства. Поставленна  цель достигаетс  тем что в аналого-дискретное интегрирующее устройство, содержащее последовательно .соединенные блок преобразовани  пол рности входного сигнала и аналоговый интегратор, выход которог под1шючен к первым входам компараторов , элемент ИЛИ, входы которого и входы блока определени  направлени  счета.соединены с вькодами компараторов , выход элемента ИЛИ через управл кмчий триггер подключен к управл ющим входам блока преобразовани пол рности входного сигнала и блока определени  ндаравлени  счета и через формирователь счетных импульсов к.управл ющему входу интегратора и счетному входу счетчика, вход задани  направлени  счета которого соединен с выходом блока определени  направлени  счета, введены блок определени  пол рности входного сигнал и блок формировани  порогового уровн , входы которого соединены соответ ственно с сигнальным входом и входом опорного напр жени  устройства, выход подключен ко вторым входам компа раторов, а управл ющий вход св зан с выходом блока определени  пол рности входного сигнала, входом соединенного с сигнальным входом устройства . На фиг. 1 показан график напр жений на выходе интегратора до и пос ле компенсации; на фиг.2 - структурна  схема аналого-дискретного интегрирующего устройства. Устройство содержит блок 1 пре образовани  пол рности входного сигнала , вход которого подключен к сигнальному входу устройства, а выход соединен.со входом аналогового интег ратора 2, компараторы 3 и 4, первые входы которых подключены к выход аналогового интегратора 2, а выходы к цифровому блоку 5, первый выход которого подключен к управл ющему вх ду блОка 1 преобразовани  пол рности входного сигнала, а второй - соединен с управл ющим входом аналогового интегратора 2, блок 6 определени  по л рности входного сигнала, вход которого подключен;к сигнальному входу устройства, и блок 7 формировани  (компенсационного порогового уровн  входа которого подключены к сигналькому-входу и входу опорного напр жени  устройства, управл ющий вход соеjjfiH&H с выходом блока б определени  пол рности, SL выход подключен ко вторым входам компараторов 3 и 4. Цифровой блок 5 состоит из элемента ИЛИ 8, входы которого  вл ютс  входами цифрового блока, управл ющего триггера 9, вход которого подключен к выходу элемента ИЛИ 8, а выход  вл етс  первым выходом цифрового блока 5 и соединен со входом блока 10 определени  направлени  счета, формирователь I1 счетных импульсов, подключенш )1й к счетному входу счетчика 12, выход которого  вл етс  выходом устройства. Устройство работает следующим образ .ом, . Входной сигнал, например , поступает через блок 1 преобразовани  пол рности входного н& вход аналогового интегратора 2 первоначально со своим знаком. Как только напр жение на выходе интегратора, имеющее положительное приращение интеграла , достигнет положительного порогового уровн , срабатьшает компаратор 3, который через цифровой блок 5 измен ет знак подынтегральной функции на выходе блока 1, Это измен ет знак приращени  интеграла на выходе интегратора 2, выходное напр жение стремитс  к отрицательному пороговому уровню, при достижении которого срабатывает компаратор 4, что вызывает очередное изменение подынтегральной функции через блоки 5 и 1, а следовательно , и.знак приращени  интеграла, и выходное напр жение стремитс  к по- ложительному пороговому уровню. Таким образом, при знакопосто нном входном сигнале компараторы срабатывают строго поочередно. Если же в какой-либо момент входна  величина изменит свой знак, изменитс  и знак приращени  интеграла на выходе интегратора
2. 2. В этом случае один из компараторов срабатывает дважды подр д. Цифровой блок 5, использу  эту информацию, накапливает результат интегрировани  после каждого очередного срабатывани  компаратора при условии, если происходит изменение знака приращени  интеграла на выходе аналогового интегратора 1 это возникает,когда ц одна  величина отсутствует .или соизмерима с дрейфом нул  интегратора), накопление результата интегрировани  не про ИСХОДИТ, а на втором выходе цифрового блока 5 формируетс  команда, разр да интегрирующей емкости аналогового интегратора 2 на величину, достаточную дл  возвращени  выходного напр жени  интегратора в пределы его шкалы, БЛОК 6 определ ет пол рность входного сигнала и вьфабатывает управл ющий сигнал с помощью которого из входного сигнала и эталонного ono него напр жени  на выходе блока 7 формируетс  компенсационное пороговое напр жение, которое подаетс  на вторые входы компараторов 3 и 4 и определ ет положительный и отрицательный .пороговый уровень шс,срабатывани . Введение блока определени  пол рности входного сигнала и блока компе сационного порогового уровн  выгодно отличает предлагаемое аналого-дискретное интегрир  цее устройствоот известного, так как позвол ет повысить точность, за счет устранени  систематической погрешности, обусловленной , временной задержкой .петли обратной св зи и существенно увеличить быстродействие за счет уменьшени  посто нной интегрировани  аналогового интегратора вплоть до величин , соизмеримых со скоростными ка чествами операционного усилител  ана логового интегратора. Это позволило уменьшить посто нную интегрировани  аналогового интегратора до.10 М и с высокой точностью осуществл ть и тегрирование сигналов дпительностью до 20 с. Формула изобретени  Аналого-дискретное интегрирук цее устройство, содержащее последователь НО соединенные блок преобразовани  пол рности входного сигнала и аналоговый интегратор, выход которого подключен к первым входам компараторов, элемент ИЛИ, входы которого и входы блока определе1ш  направлени  счета соединены с шосода компараторов, вы ход элемента ИШ через управл кщш триггер подключен к управл ющим входам блока преобразовани  пол рности входного сигнала и блока определени  направлени  счета и через формирователь счетных импульсов к управл ющему входу интегратора и счетному входу счетчика, вход задани  направлени  счета которого соединен с выходом блока определени  направлени  счета, отличающеес  тем, что, с целью повышени  точности интегрировани  и быстродействи  устройства, в него введены блок определени  пол рности входного сигнала и блок формировани  порогового уровн , входы которого соединены соответственно с сигнальным входом и входом опорного напр жени  устройства, выход подключен ко вторым входгш компараторов, а управл ющий вход св зан с выходом блока определени  пол рности входного сигнала, входом соединенного с сигнальным входом устройства. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 348593, кл л. G 06 G 7/18, 1976. 2,Авторское свидетельство СССР № 556463, кл. G 06 J 1/00, 1975 (прототип ) .

   Uen «л

   Фиг.1