Claims (2)
Изобретение относитс к вычислительной технике и предназначаетс , в основном, дл использовани в электро приводах посто нного и переменного тока с цифровым управлением. Известен одноразр дный сумматор дл работы с многофазными кодами, в котором используетс квадратна матрица из двухвходовых элементов И раз мерами П/2ХП/2, где входные шины од ного слагаемого соедин ютс с первыми йходами элементов И квадратной матрицы через блок логического дешиф рировани , а входные шины другого сл гаемого соедин ютс со вторыми входа ми элементов И этой квадратной матри цы через блок сложени переноса (мат рица сложени переноса) размерами 2 5(,п/The invention relates to computing and is primarily intended for use in digitally controlled direct and alternating current electric drives. A one-bit adder is known for operation with multi-phase codes, in which a square matrix of two-input elements AND dimensions P / 2HP / 2 is used, where the input buses of one term are connected to the first inputs of the elements of the square matrix through a logic decryption unit, and the tires of the other slot are connected to the second inputs of the AND elements of this square matrix through the transfer addition unit (transfer addition matrix) of dimensions 2 5 (, п /
2. Выходные шины Квадратной мат ришл соединены с выходными шинами успхэйства через блок инвертировани управл ющий вход которого соединен со входной шиной второго слагаемого 1 . Этот сумматор отличаетс высоким быстродействием, содержит небольшое количество элементов, но обладает ог раниченными функциональными возможност ми , поскольку не формирует сигнал переноса в старший разр д, что не позвол ет строить на его основе схемы многоразр дных сумматоров. Известно также устройство дл суммировани , осуществл ющее суммирование многофазных кодов, в котором формируетс сигнал переноса в старший разр д, что позвол ет осуществл ть суммирование многоразр: дных чисел. Это устройство содержит дешифратор, матрицу элементов И, блок сложени переноса и инверсный блок, образующие сумматор многофазных кодов, и блок формировани переноса в старший разр д , который содержит четыре элемента И, два элемента ИЛИ и два элемента НЕ 2 . Недостатком указанного устройства вл етс его сложность, обусловленна , в частности, сложностью выполнени блока формировани переноса в старший разр д. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в устройстве дл суммировани , содержащем сумматор многофазных кодов и блок формировани переноса в старший разр д, причем входы первой и второй групп сумматора многофазных кодов соединены со входами первого и второго операндов устройства соответственно , выходы сумматора многофазных кодов вл ютс выходами устройства , вход переноса устройства соединен с дополнительным входом сумматора многофазных кодов, блок формировани переноса в старший разр д содер жит элементы И, ИЛИ и IIE, а выход это го блока вл етс выходом переноса , устройства, входы старших разр дов первого и второго операндов устройства соединены со входами первого эле мента И блока формировани переноса в старший разр д, а также с первыми входами второго и третьего элементов И этого же блока соответственно, вторые входы которых соединены через элемент НЕ блока формировани переноса в старший разр д с выходом старшего разр да сумматора многофазных кодов, выходы первого, второго и третьего элементов И блока ф©рмиро вани переноса в старший разр д соединены со входами элемента ИЛИ этого же блока, выход которого вл етс вы ходом блока формировани переноса в старший разр д. На фиг.1 представлена схема предлагаемого устройства, выполненна дл п тифазного кода (п 10, где п - основание системы счислени ); на фиг,2 - зависимость между сигналами п тифазного кода и эквивалентные ему цифровые сигналы обычного ко да при п 10, Устройство содержит сумматор 1 многофазных кодов, а также элементы И 2, 3 и 4, элемент НЕ 5 и элемент ИЛИ б, входы 7 первого операнда дл подачи сигналов , входы 8 второ го операнда дл подачи сигналов В-| -B вход 9 переноса дл . подачи сигнала . Р 1 , выходы 10, на котгорых формируетс результат сложени , и выход 11 переноса, на котором характеризуетс сигнал переноса РК. Элементы И 2, 3 и 4, элемент НЕ 5 и элемен ИЛИ 6 в совокупности образуют блок 1 формировани переноса в старший разр д . Входы первого Aj и второго В опе рандов соединены соответственно со входами элемента И 2, а также с первыми входами элементов И 3 и 4 соответственно . Вторые входы элементов И 3 и 4 соединены через элемент НЕ 5 с выходом Bj одноразр дного сумматора. Выходы элементов И 2, 3 и 4 соединены со входами элемента ИЛИ 6, выход котброго вл етс выходом 11 переноса Р. Сигнал переноса формируетс по сл дующему логическому закону Р A5B5VA5Q5VBjQ5 Работу устройства суммировани ра сматривают, провод сопоставление си налов многофазного кода с эквивалент ными с ними сигналами обычного цифро вого кода. Если цифровые сигналы пер вого и второго операндов измен ютс от 5 до 9 (AS- 1; Bf 1), то всегда существует сигнал переноса результата сложени РК 1, который формируетс элементом И 2, Если цифровые сигналы первого операнда измен ютс от 5 до 9 (А 1), а в результате сложени на выходе сумматора по вл етс цифровой сигнал от 5 до 9 (Q 1), то сигнала переноса нет (Р 0), а при по влении на выходах устройства цифровых сигналов от О до {Q 1) всегда существует сигнал переноса результата сложени РК 1, который формируетс элементами И 3 и НЕ 5. Аналогичньом боразом, если цифровые сигналы второго операнда измен ю.тс от до 9 (By 1) и в результате сложени на выходе сумматора ,1 по вл ютс цифровые сигналы от О до 4 , то всегда существует сигнал переноса, который формируетс элементами И 4 и НЕ 5. По сравнению с известным в предлагаемом устройстве уменьшено количество элементов в блоке формировани переноса и старший разр д. При этом схема этого блока остаетс неизменной дл любого основани системы . Формула изобретени Устройство дл суммировани , содержащее сумматор многофазных кодов и блок формировани переноса в старший- разр д, причем входы первой и второй групп сумматора многофазных кодов соединены со входами первого и второго операндов устройства соответственно , выходы сумматора многофазных кодов вл ютс выходами устройства , вход переноса устройства соединен с дополнительным входом сумматора многофазных кодов, блок формировани переноса в старший разр д содержит элементы И, ИЛИ и НЕ, а выход этого блока вл етс выходом переноса устройства/ отличающеес тем, что, с целью упрощени .устройства , входы старших разр дов первого и второго операндов устройства соединены со входами первого элемента И блока формировани переноса в старший разр д, а также с. первыми входами второго и третьего элементов И этого же блока соответственно, вторые входы которых соединены через элемент НЕ блока формировани переноса в старший разр д с выходом старшего разр да сумматора многофазных кодов, выходы первого, второго и третьего элементов И блока формировани переноса в старший разр д соединены со входами элемента ИЛИ этого же блока соответственно, выход которого вл етс выходом блока формировани переноса в старший разр д. Источники информации, прин тые во внимание при экспертизе 86872. The output buses of the Square Matrix are connected to the output tires of the course through an inversion unit whose control input is connected to the input bus of the second term 1. This adder is characterized by high speed, contains a small number of elements, but has limited functionality, because it does not generate a transfer signal to the senior bit, which does not allow to build on its basis the schemes of multi-digit adders. It is also known a summation device that performs the summation of multi-phase codes, in which the transfer signal to the high order is generated, which allows the summation of multi-digit numbers. This device contains a decoder, a matrix of AND elements, a transfer addition unit and an inverse unit, forming a multiphase code adder, and a transfer unit for high order, which contains four AND elements, two OR elements and two HE 2 elements. The disadvantage of this device is its complexity, due, in particular, to the difficulty of executing the transfer forming unit in the senior position. The purpose of the invention is to simplify the device. The goal is achieved by the fact that in a summation device containing a multiphase code adder and a transfer high-order transfer unit, the inputs of the first and second groups of the multiphase code adder are connected to the inputs of the first and second operands of the device, respectively, the outputs of the multiphase code adder are outputs the device, the transfer input of the device is connected to the additional input of the adder of multi-phase codes, the block forming the transfer to the high bit contains the elements AND, OR, and IIE, and the output of this the block is the transfer output, the device, the high-order bits of the first and second operands of the device are connected to the inputs of the first element AND of the block forming the transfer to the high bit, as well as the first inputs of the second and third elements of the same block, respectively, the second inputs connected via the NOT unit of the transfer formation to the senior bit with the output of the senior bit of the adder of multiphase codes; the outputs of the first, second and third elements of the AND block of the transfer unit to the senior bit are connected to OR gate passages of the same block, the output of which is you move in the transport block generating significant bit of 1 is a diagram of the proposed device configured to claim tifaznogo code (10 n, where n - radix).; FIG. 2 shows the relationship between the signals of the five-phase code and the equivalent digital signals of the ordinary code at 10, the device contains the adder 1 of multi-phase codes, as well as the elements AND 2, 3 and 4, the element NOT 5 and the element OR b, the inputs 7 the first operand to feed signals, the inputs 8 of the second operand to feed signals B- | -B transfer port 9 dl. signaling. P 1, the outputs 10, on which the result of the addition is formed, and the transfer output 11, which is characterized by the transfer signal RK. The elements AND 2, 3, and 4, the element NOT 5, and the element OR 6 collectively form the transfer formation unit 1 to the most significant bit. The inputs of the first Aj and the second B of the operands are connected respectively to the inputs of the And 2 element, and also to the first inputs of the And 3 and 4 elements, respectively. The second inputs of the elements And 3 and 4 are connected through the element NOT 5 with the output Bj of the one-bit adder. The outputs of the And 2, 3 and 4 elements are connected to the inputs of the OR 6 element, the output of the transfer is output 11 of the transfer P. The transfer signal is formed according to the following logic law P A5B5VA5Q5VBjQ5 The operation of the summing device is examined, the wire matching the signals of the multiphase code with the equivalent of them signals of a normal digital code. If the digital signals of the first and second operands vary from 5 to 9 (AS-1; Bf 1), then there is always a transfer signal of the result of the addition of the RK 1, which is formed by the AND 2 element. If the digital signals of the first operand change from 5 to 9 (A 1), and as a result of adding a digital signal from 5 to 9 (Q 1) appears at the output of the adder, there is no transfer signal (P 0), and when digital signals appear on the device outputs from O to {Q 1 ) there is always a transfer signal of the result of the addition of the RC 1, which is formed by the elements of And 3 and NOT 5. Similarly On the other hand, if the digital signals of the second operand change from t to 9 (By 1) and as a result of adding at the output of the adder, 1 digital signals from O to 4 appear, then there is always a transfer signal, which is formed by elements of AND 4 and NOT 5. Compared to the known device, the number of elements in the transfer unit and the highest bit is reduced. At the same time, the layout of this unit remains unchanged for any base of the system. Claim device A summation device containing a multi-phase code adder and a high-order transfer unit, the inputs of the first and second groups of the multi-phase code adder are connected to the inputs of the first and second device operands, respectively, the outputs of the multi-phase code adder are device outputs, transfer input the device is connected to the auxiliary input of a multi-phase code adder, the transfer to high-order block contains AND, OR, and NOT elements, and the output of this block is output A device transfer house / characterized in that, in order to simplify the device, the inputs of the higher bits of the first and second operands of the device are connected to the inputs of the first element AND of the transfer forming unit to the high bit, as well as c. the first inputs of the second and third elements of the same block, respectively, the second inputs of which are connected through the element of the transfer formation block to the senior bit with the output of the high discharge of the multi-phase code adder, the outputs of the first, second and third elements of the transfer formation block connected to the inputs of the element OR of the same block, respectively, the output of which is the output of the block forming the transfer to the senior bit. Sources of information taken into account in the examination of 8687
(риг. 2 50 1.Авторское свидетельство СССР по за вке N 2585230/18-24, кл. G 06 F 7/385, 1978. 2.Авторское свидетельство СССР по за вке 2688048/18-24, кл. G 06 F 7/385, 1978 (прототип).(rig. 2 50 1. USSR author's certificate according to application N 2585230 / 18-24, class G 06 F 7/385, 1978. 2. Author's certificate of the USSR according to application 2688048 / 18-24, class G 06 F 7/385, 1978 (prototype).