SU542994A1

SU542994A1 - Parallel action accumulator

Info

Publication number: SU542994A1
Application number: SU2006161A
Authority: SU
Inventors: Виталий Петрович Боюн; Николай Семенович Гаврилюк; Леонид Григорьевич Козлов
Original assignee: Институт Кибернетики Ан Украинской Сср
Priority date: 1974-03-07
Filing date: 1974-03-07
Publication date: 1977-01-15

Description

1one

Изобретение относитс к вычислительной технике и может быть использовано при построении процессоров цифровых вычислительных машин.The invention relates to computing and can be used to build digital computer processors.

Известен сумматор, содержащий в каждом разр де, триггер, вход которого соединен с йыходом первого элемента ИЛИ, подключенного первым входом к выходу первого элемента И, а вторым входом - к выходу второго элемента И, первый вход кот орого соединен с первым входом третьего элемента И, ко второму входу которого подключен пр мой выход триггера, инверсный выход которого соединен с первым входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, подключенного вторым входом к выходу третьего элемента И, а выходом - к первому входу третьего элемента И соседнего старшего разр да, входна шина соединена со вторыми входами первого и четвертого элементов И, а управл ющие входы устройства соединены с вторыми входами первого и второго элементов И 1, 2. Однако известный сумматор имеет низкое быстродействие , так как суммирование осуществл етс в два такта, в первом из которых происходит занесение слагаемого в триггеры и формирование сигналов переноса, а во втором такте производитс повторное изменение состо ни триггеров в соответствии со сформированными в первом такте сигналами переноса. Известно также устройство, реализующее идею ускорени распространени сигнала переноса за счет использовани обходных ценей и содер 5 жащее два регистра слагаемых, регистр результата , комбинацпонную часть дл выработки сигналов суммы и переноса, а также блоки дл ускорени прохождени сигналов через группу разр дов переноса 3. Этот сумматорA known adder containing in each bit a trigger whose input is connected to the exit of the first OR element connected by the first input to the output of the first element AND, and the second input to the output of the second element AND, the first input of which is connected to the first input of the third element AND , to the second input of which is connected the direct output of the trigger, the inverse output of which is connected to the first input of the fourth element AND, the output of which is connected to the first input of the second element OR, connected by the second input to the output of the third element AND, and the output ohm - to the first input of the third element I of the neighboring most significant bit, the input bus is connected to the second inputs of the first and fourth elements I, and the control inputs of the device are connected to the second inputs of the first and second elements 1, 2. However, the known adder has a low speed, since the summation is carried out in two cycles, in the first of which the term is entered into the triggers and the formation of transfer signals, and in the second cycle the state of the triggers is repeated in accordance with the data in the first cycle transfer signals. It is also known a device that implements the idea of accelerating the transfer of a transfer signal by using bypass prices and containing five terms of the registers, a result register, a combination part for generating sum and transfer signals, as well as blocks for speeding up the passage of signals through a group of transfer bits 3. This adder

0 имеет большой объем оборудовани н малое быстродействие, так как врем сложени в режиме многократного суммировани равно удвоенному времени переброса триггера и времени задержки сигнала в комбинационной части. Наиболее близким к изобретению техническим решением вл етс накопительный сумматор параллельного действи , содержащий в каждом разр де первый триггер, выход которого соединен с первым входом блока0 has a large amount of equipment and low speed, since the time of the addition in the mode of multiple summation is equal to twice the trigger flip time and the signal delay time in the combinational part. The closest technical solution to the invention is the cumulative parallel action adder, containing in each discharge the first trigger, the output of which is connected to the first input of the block

0 анализа, первый выход которого соединен с нулевым входом первого триггера, второй триггер, выход которого соединен со вторым входом блока анализа, третнй вход блока анализа каждого разр да соединен со вторым выходом блока анализа предыдущего разр да 4. Он характеризуетс также низким быстродействием , так как затрачиваетс большое врем на распространение сигнала переноса в последовательной цепочке блоков ана0 лиза.0 analysis, the first output of which is connected to the zero input of the first trigger, the second trigger, the output of which is connected to the second input of the analysis block, the third input of the analysis block of each bit is connected to the second output of the analysis block of the previous bit 4. It is also characterized by low speed how much time is spent on the propagation of the transfer signal in a sequential chain of analysis blocks.

Целью изобретени вл етс повышение быстродействи . В оиисываемом сумматоре это достигаетс тем, что в него введены элементы И, инверторы и элементы запрета, нричем в разр де входы первого элемента И соедннены с двум входами элемента занрета, которые соединены соответственно с первым и вторым входами блока анализа, выход нервого элемента И соединен с первыми входамн второго н третьего элементов И и через инвертор - с первым входом четвертого элемента И, второй вход которого соединен с управл ющей шиной и со вторым входом третьего элемента И, выход которого соединен с первым входом п того элемента И, второй вход которого соединен с выходом элемента запрета , а выход подключен к единичному входу триггера, выход четвертого элемента И соединен с четвертым входом блока анализа, третий вход которого соединен с третьим входом элемента занрета и вторым входом второго элемента И, выход которого соединен со вторым выходом блока анализа, входы первых элементов И соседних разр дов через шестые элементы И подключены к первому входу седьмого элемента И, второй вход которого подключен ко второму входу второго элемента И младшего из этих разр дов, а выход-к выходной шине, входы шестых элементов И соседних разр дов подключены через восьмой элемент И к первому входу дев того элемента И, второй вход которого подключен ко второму входу второго элемента И младшего из этих разр дов, а выход - к выходной шине.The aim of the invention is to increase speed. In the simulated adder, this is achieved by introducing AND elements, inverters and inhibiting elements, such as the inputs of the first element I are connected to the two inputs of the locked element, which are connected respectively to the first and second inputs of the analysis unit, the output of the nerve element I connected with the first inputs of the second n of the third element I and through the inverter with the first input of the fourth element I, the second input of which is connected to the control bus and to the second input of the third element I, the output of which is connected to the first input About And, the second input of which is connected to the output of the inhibit element, and the output is connected to a single trigger input, the output of the fourth element And is connected to the fourth input of the analysis unit, the third input of which is connected to the third input of the element And is locked connected to the second output of the analysis unit, the inputs of the first elements And adjacent bits through the sixth elements And connected to the first input of the seventh element And, the second input of which is connected to the second input of the second element And the younger of quiet bits, and the output to the output bus, the inputs of the sixth elements And adjacent bits are connected through the eighth element And to the first input of the ninth element And, the second input of which is connected to the second input of the second element And the youngest of these bits, and the output - to the output bus.

На чертел е приведена схема описываемого сумматора.The drawing shows the circuit of the described adder.

Он содержит в каждом разр де первые триггеры 1, вторые триггеры 2, блоки анализа 3, первые, вторые, третьи, четвертые и п тые элементы И 4, 5, 6, 7 и 8, инверторы 9, элементы запрета 10; управл ющую шину 11, входную шину 12 и выходную шину 13, шестые , седьмые, восьмые и дев тый элементы И 14, 15, 16 и 17.It contains in each bit the first triggers 1, the second triggers 2, analysis blocks 3, the first, second, third, fourth and fifth elements AND 4, 5, 6, 7 and 8, inverters 9, prohibition elements 10; control bus 11, input bus 12 and output bus 13, sixth, seventh, eighth and ninth elements AND 14, 15, 16 and 17.

Первое слагаемое находитс в первых триггерах 1, второе - во вторых триггерах 2, перенос формируетс , блоками анализа 3. Элементы И 4 вырабатывают сигнал на выходе, если состо ни обоих триггеров 1 и 2 данного разр да не «нулевые. Если в аналогичном состо нии наход тс триггеры 1 и 2 двух или трех соседних разр дов, то вырабатываетс управл ющий сигнал на выходах соответствующих элементов И 4. В зависимости от кодов чисел, содержащихс в триггерах 1 и 2, элементы И 4 разрешают сигналу нереноса со входной шнны 12 проходить на выходную щину 13 по наикратчайшему пути. Если в какомлибо разр де триггеры 1 и 2 наход тс в состо нии «1 и на входе блока анализа 3 этого разр да есть сигнал переноса с предыдущего разр да, то сигнал с выхода элемента запрета 10 закрывает п тый элемент И 8, запреща сброс триггера 1 в «О. Если оба триггера 1 и 2 в каком-либо разр де наход тс в состо нии «О, то через инвертор 9 открываетс четвертый элемент И 7, и импульс сложени поступает с управл ющей шины 11 на вход соответствующего блока анализа 3. Оиисываемый накоиительный сумматор нараллельного действи имеет большее быстродействие , по сравнению с известными накопительными сумматорами, в которых суммирование осуществл етс за два такта, в то врем , как в описываемом сумматоре - за один такт.The first term is in the first triggers 1, the second is in the second triggers 2, the transfer is formed by analysis blocks 3. Elements 4 produce a signal at the output if the states of both triggers 1 and 2 of this bit are not "zero". If triggers 1 and 2 of two or three adjacent bits are in a similar state, then a control signal is generated at the outputs of the corresponding And 4 elements. Depending on the number codes contained in Triggers 1 and 2, And 4 elements allow the signal The input cable 12 passes to the output busbar 13 along the shortest path. If in any bit the triggers 1 and 2 are in the state "1 and at the input of the analysis block 3 of this bit there is a transfer signal from the previous bit, then the signal from the output of the prohibit element 10 closes the fifth element And 8, prohibiting the reset trigger 1 in “O. If both triggers 1 and 2 are in any state in the state "O", the fourth element I 7 is opened through the inverter 9, and the addition pulse arrives from the control bus 11 to the input of the corresponding analysis unit 3. The dead-end accumulator action has a higher speed, compared with the known cumulative adders, in which the summation is carried out in two cycles, while in the described adder - in one cycle.

Claims

1.Papernov A.A. Logical bases of digital computing technology. M., Soviet

radio, 1972, p. 159, fig. 14.

2.Kartsev M.A. Arithmetic of digital machines, M., Science, 1969, p. 249, fig. 2-45.

3. Lehman, M. and Vourla N. Acceleration of the propagation of the transfer signal in binary arithmetic devices through the use of bypass circuits. Express information "Computer Engineering, No. 19, 1962, p." 1-13.

4. Khetagurov Ya.A. and others. Fundamentals of engineering design of control computers. Soviet radio, M., 1972, p. 104, fig. 4-17.