SU864548A1 - Цифроаналоговый преобразователь - Google Patents

Description

1

Изобретение относитс  к вычислительной и цифровой измерительной технике и может быть использовано дл  преобразовани  цифровых величин в аналоговые.

Известен цифроангшоговый преобразователь , содержащий регистр, блок эталонных величин, суммирующее устройство , блок выделени  разности, блок управлени  и ключевые элементы, первые входы которых подключены к выходам блока эталонных величин, выходы ключевых элементов через устройство суммировани  соединены сЬ входом блока выделени  разности tilНедостатком такого цифроаналогового преобразовател   вл етс  низкое качество метрологического контрол  линейности .выходной характеристики, так как величины погрешности разр дов преобразовател  неизвестны.

Цель изобретени  - повышение качества контрол  линейности преобразовател ,.

Это достигаетс  тей, что в цифроаналоговый преобразователь, содержащий регистр, блок зтгшонных величин, суммирующее устройство, блок выделени  разности, блок управлени  и ключевые элементы, первые входы которых

подключены к выходу блока эталонных величин, выходы ключевых элементов через устройство суммировани  соединены со входом блока вьщелени  разности, введены блок развертки кода , блок свертки кода, блок логических элементов и цифровой коммутатор, выход которого соединен со вторьши входами ключевых элементов, первый

10 вход цифрового коммутатора подключен к выходу регистра и к первому входу блока развертки кода, первый выход которого соединен со вторым входом цифрового коммутатора и первым вхо15 домблока логических элементов,

вторюй выход блока развертки кодов через блок свертки кода подключён ко второму входу блока логических элементов, выход блока выделени  раз20 ности соединен со входом блока управлени , выходы которого подключены , соответственно, ко вторым входам блоков развертки кода и свертки кода, к управл ющим входам регистра, а

25 также к третьим входам цифрового коммутатора и блока логических элементов .

На чертеже представлена функциональна  схема цифроаналргового преобразовател .

Схема содержит вход 1 преобразовател , регистр 2, цифровой коммутатор 3, ключевые элементы 4, блок эталонных величин 5, суммйрук цее устройство 6, блок развертки, кода 7, блок свертки кода 8, блок логических элементов . 9, блок выделени  разности 10 блок управлени  11, первый выход 12 цифроаналогового преобразовател , второй выход 13 цифроаналогового преобразовател .

Вход 1 цифроаналогового преобразовател  соединен с первым входом регистра 2, выход регистра 2 соединен с первым входом блока развертки кода 7, осуществл ющего операцию развертки кода и первым информационным входом цифрового коммутатора 3, осуществл ющего подключение ко входам ключевых элементов 4 выхода регистра

2или первого выхода блока развертки кода 7. Выход цифрового коммутатора

3соединен с управл ющими входами ключевых элементов 4, информационные входы которых соединены с выходами блока эталонных величин 5. Выходы ключевых элементов 4 соединены со входами суммирующего устройства б, выход которого соединен со входом блока выделени  разности 10, выраба тываквдего сигнал несоответстви  весов разр дов требуемым значени м. Первый выход блока развертки кода 7 соединен со вторым информационным входом цифрового коммутатора 3 и первым входом блока логических элементов 9, осуществл клцего функцию выделени  кода и знака погрешности. Второй выход блока развертки кода 7 соединен с первым входом блока свертки кода 8, осуществл нлцего операцию свертки кода. Выход блока 8 соединен со вторым входом блока логически элементов 9. Выход блока 6  вл етс  первым выходом цифроаналогового преобразовател . Выход блока логических элементов 9  вл етс  вторым выходом 13 цифроаналогового преобразовател . Первый, второй, третий, четвертый и п тый выходы блока управлени  11 соединены соответственно со вторым входом регистра 2, с управл ющим третьим входом цифрового коммутатора 3, вторым входом блока развертки кода 7, вторым входом блока свертки кода 8 и третьим входом блока логических элементов 9.

Работа цифроаналогового преобразовател  происходит в двух режимах: режиме метрологического контрол  линейности выходной характеристики и режиме непосредственного преобразовани  входного кода в аналоговую величину .

В режиме непосредственного преобразовани  цифрового кода в аналогову величину участвуют регистр -2, цифровой коммутатор 3, ключевые элементы 4, блок эталонных величин 5, устройство дл  суммировани  эталонных величин 6и блок управлени  11. В режиме метрологического контрол  линейности выходной характеристики участвуют все блоки устройства.

В процессе метрологического контрол  линейности выходной характеристики производитс  определение рели- . чин отклонений весов разр дов от требуемых значений.

Цифроаналоговый преобразователь использует коды с иррациональными основани ми , к которым относ тс  р-коды Фибоначчи и коды золотой р-пропорции . В кодах золртой р-пр порци любое действительное число D может быть представлено в .виде

«л

- . е--«

где Og - двоична  цифра в -м разр е dp - вес t-ro разр да

Р О, 1, 2, 3,... . otp-  вл етс  действительным положительным корнем управлени  „

1.

Отношение соседних р-чисел Фибоначчи с ростом их номеров также приближае;Дс  ofj,. Дл  р-кодов существует единственна  минимальна  форма преду ставлени  числа ТУ , в которой после каждой единицы следует не менее рнулей . Имеетс  также множество неминимальных представлений числа D, в которых не выполн етс  указанное условие . Св зь между весами р-кода определ етс  рекуррентным соотношением

x(t-l)+ Xplf-p-l).

-р(0

Го

На основании этого соотношени , над разр дами кода выполн юте  операции, называемые сверткой и разверткой кода . Свертка заключаетс  в замене нул  в t-M разр де и единиц в (6-1)-м и в (-р-1)-м разр дах их отцицани ми . Развертка  вл етс  операцией обратной свертке. Основна  особенность этих операций состоит в том, что они не измен ют величины отображаемого кодом числа,, а измен ют лишь форму представлени  кода.

Метрологический контроль линейности выходной характеристики начинаетс  с (р+2)-го разр да при условии что веса (р+1) .младших разр дов преобразовател  соответствуют требуемым значени м.

В процессе контрол  веса любого 1-го разр да производитс  уравновешивание веса этого разр да набором весов i-1 младших разр дов в течение К циклов. Рассмотрим работу устройства дл  случа  р 1. В первом цикле блок управлени  11 производит запись в регистр 2 кодовой комбинации, котора  содержит значащую цифру только в провер емом i-м разр де. Этот код с выхода регистра 2 подаетс  в блок развертки кода 7 и через цифровой коммутатор 3 на ключевые элементы 4, в результате чего на выходе цифроаналогового преобразовател  12 по вл етс  аналоговый эквивалент данного кода А . Затем в блоке -развертки кода 7 производитс  развертка исходного кода и передача его через цифровой коммутатор 3 на входы ключевых элементов 4.. На выходе суммирующего устройства б по вл етс  аналоговый эквивалент А. Блок вьаделени  разности 10 срабатывает при выполнении соотношени : / сГ , где S - максимально допустима  величина расстройки разр да. ЕСЛИ , сГ, блок выделени  разности 10 формирует сигнал первого типа, а при вырабатывает сигнал второго типа. Пр формировании блоком выполнени  разности 10 сигнала первого типа блок управлени  11 устанавливает в единичное состо ние (|-3)-й разр д блока развертки кода 6, а при по влении на выходе блока 10 сигнала второго типа ( -3)-й разр д устанавливаетс  в нулевое состо ние, а (-4)-й в единичное .

Во втором цикле коды, зафиксированные в регистре 2 и блоке свертки кода 7, через цифровой коммутатор 3 подаютс  на-ключевые элементы 4, подава  соответствующие эталонные величины в суммирующее устройство 6. Если блок вьщелени  разности 10 вырабатывает сигнал первого -типа, то блок управлени  11 устанавливает в единичное состо ние (|-4)-й разр д блока развертки кода 7. При по влении на выходе блока вьщелени  разности 10, сигнала второго типа,(i-3)-ft разр д блока развертки кода 7 устанавливаетс  в нулевое состо ние, а (|-4)-й разр д - в единичное состо ние . Работа устройства в оставшихс  (К-2) циклах аналогична работе во втором цикле, причем если блок выделени  разности 10 формирует сигнал первого типа, то (1-2-К)-й разр д блока развертки кода 7 устанавливаетс  в единичное состо ние. Если блок 10 формирует сигнал второго типа, то (-1-К)-й разр д блока развертки кода 7 устанавливаетс  в нулевое состо ние , а )й разр д - в единичное состо ние.

Процесс уравновешивани  i-го провер емого разр да продолжаетс  до прекращени  срабатывани  блока 10 либо до включени  в процессе уравновешивани  младшего разр да цифроаналогового преобразовател .

Таким образом, по Скончании К-го цикла в блоке развертки кода 7 и в регистре 2 зафиксированы кодовые комбинации , аналоговые эквиваленты которых удо.влетвор ют неравенству

Разность ЭТИХ кодовых комбинаций представл ет собой код погрешности i-ro провер емого разр да. Определение знака кода погрешности этого разр да происходит следующим образом.

Если в первом цикле на выходе блока вьщелени  разности 10 выработан сигнал первого типа, то после окончани  К-го цикла под воздействием управл ющего сигнала из блока управ0 лени  11 код, зафиксированный в блоке разверткч кода 7, с его первого выхода поступает в блок логических элементов 9. На выходе блока логических элементов 9 по команде блока управле5 ни  11 выделен код с (i-3)-ro по 1-й разр ды. В данном случае на выходе 13 преобразовател  получаетс  код погрешности i-ro разр да, который имеет положительный знак.

0

Если Впервом цикуте на выходе блока вьщелени  разности 10 был выработан сигнал второго типа, то после . окончани  К-го цикла по команде блока управлени  11 со второго выхода блока развертки кода 7 в блок сверт5 ки кода 8 заноситс  инверсный код, младший разр д к(торого устанавливаетс  в единичное состо ние. В блоке свертки кода 8 производитс  операци  свертки кода с 1-го по (-3)-й разр D ды включительно. Под воздействием управл ющего сигнала блока управлени  11 с выхода блока свертки кода 8 код с (i-3)-ro по 1-ый разр ды передаетс  через блок логических элемен5 тов 9 на выход 13 цифроаналогового преобразовател . Код погрешности i-ro разр да в этом случае отрицательный. В режиме непосредственного преобразовани  цифрового кода в аналого0 вую величину входна  цифрова  величина подаетс  на вход 1 цифроаналогового п-реобразовател . с выхода регистра 2 этот код подаетс  через цифровой коммутатор 3 на ключевые элементы 4, подающие соответствуюS щие эталонные величины из блока 5 в устройство суммировани  6, с выхода которого снимаетс  аналоговый эквивалент входного кода.

Введение новых блoкqв и св зей

0 обеспечивает повышение качества метрологического контрол  линейности выходной характеристики, преобразовател , заключающеес  в автоматизации определени  величин и знаков

5 расстройки разр дов цифроаналогового преобразовател , что позвол ет сортировать по точности цифроаналоговые преобразователи при изготовлении их в виде больших интегральных ckeM, а также производить контроль

Claims (1)

1. О погрешности цифроаналогового преобразовател  в процессе эксплуатации. . . Формула изобретени 

   Цифроаналоговый преобразователь, содержащий регистр, блок эталонных

   5 величин, суммирующее устройство, блок вьщелени  разности, блок управлени  и ключевые элементы, первые входы которых подключены к выходу блока эталонных величин выходы ключевых элементов через устройство суммировани  соединены со входом бло ка выделени  разности, о т л и ч а ю щ и и с   тем, что, с целью повышени  качества контрол  линейности преобразовател , в него введенр блок развертки кода, блок свертки кода, блок логических элементов и цифровой коммутатор, выход которого соединен со вторыми входами ключевых элементо первый вход цифрового коммутатора подключен к выходу регистра и первому входу блока развертки кода, первый выход которого соединен со вторым входом цифрового коммутатора и первым входом блока логических элементов , второй выход блока развертки кодов через блок свертки кода подключен ко второму входу блока логических элементов, выход блока вьвделени  разности соединен со входом блока управлени , выходы которого подключены соответственно ко вторым входам блоков развертки кода и свертки кода, к управл ющим входам регистра, а также к третьим входам цифрового коммутатора и блока логических элементов . Источники информации, прин тые во внимание при экспертизе 1. Вопросы радиоэлектроники. Сер. Общетехническа , 1977, вып.1, с.78, рИсЛ.