Claims (3)
Изобретение огноситс к области вычислительной техники, а именно к контролю долговременных запоминающих устройств на интегральных запоминающих микросхемах (ЗМ) словарного типа. Известен способ св зи, использующий метод контрольного суммировани пр передаче информации между устройствами ЦВМ Г1. Однако способ не позвол ет обнаруживать многократные пакетные ошибки. Известно также устройство дл контро л посто нных запоминающих устройств, которое в режиме контрольного суммирова ни осуществл ет контроль путем после довательного сложени считываемых; слоев из ПЗУ и сравнение п.олученной суммы с контрольным числом 2. Однако устройство не позвол ет обнару )й1вать некоторые комбинации четных ошибок при использовании в блоке пам ти многоразр дных ЗМ. Наиболее близким по технической сущности к предлагаемому вл етс устрой ство дл контрол блока пам ти по методу контрольного суммировани , содерж щее многоразр дный сумматор, узел установки контрольных чисел и регистр сравнени . Контроль информации основан на сравнении в регистре сравнени контрольных чисел, поступающих из угла, н многоразр дной суммы, полученной при сложении всех чисел блока в сумматоре при считывании. Подобное устройство позвол ет определить однократную ошибку ГЗ. Недостатком известного устройства вл етс низка точность контрол при возникновении многократных ошибок в старших разр дах и использовании в блока пам ти ЗМ словарного типа. Дл ЗМ характерен асимметричный характер ошибр$ и псшные отказы,привод щие к многократ- . ным групповым ошибкам в массиве хранимой информации. Веро тность необнаружени четной ошибки Оц в старших разр дах дл блока па-385 м ги на ЗМ можно оценить следующим выражением где п , m - соответственно количество слов и разр дов в ЗМ. Цель изобретени - повышение точности устройства. Поставленна цель достигаетс тем, что в устройство дл контрол блоков посто нной пам ти, содержащее сумматор, информационные входы которого соединены со входами устройства, блок сравнени , первый вход которого соединен с шиной разр жени сравнени , блок установки контрольного двйичного числа, выходы которого подключены к одним из входов блока сравнени , информационные выходы сум матора соединены с другими входами блока , сравнени , выход которого соединен с вы ходом устройства, введен счетчик, вход кото рого соединен с выходом переноса единиц .сумматора, а выходы счетчика соединены соответствующими входами сумматора. На чертеже представлена функциональна схема предлагаемого устройства. Устройство содержит контролируемый блок посто нной пам ти 1, сумматор 2, счетчик 3, блок сравнени 4, блок установки контрольного двоичного числа 5 и шину разрежени сравнени 6. Устройство работает следующим образом . При подаче на вход блока пам ти 1 последовательно измен емого кода адреса и импульса запроса с выхода блока пам ти 1 многоразр дные числа считываютс в сумматоре 2, где производитс сложение. Единицы переполнени при сложении поступают с выхода переноса стар шего разр да сумматора 2 в счетчик 3. После того как все числа, хранимые в блоке пам ти 1, будут считаны и просуммированы в блоке сравнени 4 под де ствием сигнала сравнени осуществл етс сравнение суммы, полученной в сумматоре-2 и счетчике 3 с контрольным двоич 54 ным числом, поступающим из блока 5. Если суммы совпадают, вырабатываетс сигнал сравнени и сигнал останова. Предлагаемое устройство позвол ет обнаруживать многократные ошибки при отказе ЗМ в старших разр дах блока пам ти . Веро тность обнаружени многократных ошибок зависит от количества разр дов счетчика 3. Если количество разр нов К счетчика 3 выбрать исход из выражени .. 1 го веро тность обнаружени многократных ошибок будет близка к 1, в то врем как известное устройство пропускает четные ошибки в старших разр дах, веро тность возникновени которых определ етс из формулы (1) и достигает гГри различных tn,H п значени 25%. Формула изобретени Устройство дл контрол блоков посто нной пам ти, содержащее сумматор, информационные входы которого соединены со входами устройства, блок сравнени , первый вход которого соединен с шиной разрешени сравнени , блок установки контрольного двоичного числа, выходы которого подключены к одним из входов блока сравнени , информационные выходы сумматора соединены с другими входами блока сравнени , выход которого соединен с выходов устройства, отличающеес тем, что, с целью повышени точности устройства, в него введен счетчик, вход которого соединен с выходом переноса единиц сумматора, а выходы счетчика соединены с соответствующими входами сумматора. Источники информации, прин тые во внимание при экспертизе 1.Патент США М , кл. 340-140, 1 А, 1973. The invention is flawed in the field of computing, namely, the control of long-term memory devices on integrated memory chips (MCH) of the vocabulary type. A known communication method using the method of control summation for the transmission of information between devices of a digital computer G1. However, the method does not allow detection of multiple packet errors. It is also known a device for controlling persistent storage devices, which, in a check totaling mode, controls by sequential addition of the readable ones; layers of ROM and comparison of the received sum with the control number 2. However, the device does not allow detecting some combinations of even errors when using multi-bit memory in the memory unit. The closest in technical essence to the present invention is a device for monitoring a memory block by the check sum method, containing a multi-digit adder, a check number setting node and a comparison register. The control of information is based on a comparison in the comparison register of control numbers coming from a corner and a multi-bit amount obtained by adding all the block numbers in the adder when reading. Such a device makes it possible to determine a one-time error of GB. A disadvantage of the known device is the low accuracy of control when multiple errors occur in the higher bits and are used in the memory block of the 3M dictionary type. For ZM is characterized by the asymmetric nature of errors and psychological failures, leading to multiple. group errors in the array of stored information. The probability of not detecting an even error Ots in the higher bits for a block of 385 m-gi on a PM can be estimated by the following expression where n, m are the number of words and bits in the MP. The purpose of the invention is to improve the accuracy of the device. The goal is achieved by the fact that, in a device for monitoring memory blocks, containing an adder, the information inputs of which are connected to the inputs of the device, a comparison unit, the first input of which is connected to the comparison discharge bus, a control double number installation unit, the outputs of which are connected to one of the inputs of the comparison unit, the information outputs of the summator are connected to other inputs of the unit; a comparison, the output of which is connected to the output of the device, is introduced a counter, the input of which is connected to the output the wasp of the summator units, and the outputs of the counter are connected by the corresponding inputs of the adder. The drawing shows a functional diagram of the device. The device contains a monitored block of constant memory 1, an adder 2, a counter 3, a block of comparison 4, a block for setting the control binary number 5 and a vacuum bus of the comparison 6. The device works as follows. When applying to the input of memory 1, a sequentially changeable address code and a request pulse from the output of memory 1, multi-digit numbers are read in adder 2, where addition is performed. The addition overflow units come from the transfer output of the older bit of adder 2 to counter 3. After all the numbers stored in memory block 1 have been read and summed in comparison unit 4, the sum obtained is compared with the comparison signal. in the adder-2 and the counter 3 with the control binary 54 of the number coming from block 5. If the sums coincide, a comparison signal and a stop signal are generated. The proposed device allows detecting multiple errors in a PM failure in the higher bits of the memory block. The probability of detecting multiple errors depends on the number of bits of the counter 3. If the number of bits to counter 3 is chosen based on the expression .. 1st, the probability of finding multiple errors is close to 1, while the known device misses even errors in the higher bits dah, the probability of occurrence of which is determined from formula (1) and reaches rGy of various tn, H n values of 25%. The invention of a device for monitoring fixed memory blocks comprising an adder, the information inputs of which are connected to the inputs of the device, a comparison unit, the first input of which is connected to the comparison resolution bus, a control binary number setting unit, the outputs of which are connected to one of the inputs of the comparison unit, the information outputs of the adder are connected to other inputs of the comparison unit, the output of which is connected to the outputs of the device, characterized in that, in order to increase the accuracy of the device, it is entered into it with etchik having an input connected to the output of the adder transfer units, and the counter outputs are connected to respective inputs of the adder. Sources of information taken into account in the examination 1.US Patent M, cl. 340-140, 1A, 1973.
2.Авторское свидетельство СССР N 563697, кл. Q 11 С 29/00, 1976. 2. Author's certificate of the USSR N 563697, cl. Q 11 C 29/00, 1976.
3.Кл мко Э. И. Схемный и тестовой контроль автоматических цифровых вычислительных машин, М., Советское радио , 1963, с. 192 (прототип).3.Kl mko EI. Schematic and test control of automatic digital computers, M., Soviet radio, 1963, p. 192 (prototype).