(5А) ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ В ДВОИЧНЫЙ КОД И ОБРАТНО(5A) GRAY CODE CONVERTER TO BINARY CODE AND BACK
Изобретение относитс к автомати и вычислительной технике и может быт использовано при ностроении цепей обратной св зи цифровых след щих сис тем. Известно устройство, содержащее .блок неравнозначности и блок запоминани / в каждом из которых обмотка считывани трансфлюксоров соединены последовательно, входна обмотка пер вого транфлюксора блока неравнозначности соединена с первой входной шин первый вход входной обмотки второго трансфлюксора блока неравнозначности соединен через первый диод с шиной первого тактового сигнала, а второй вывод через второй диод подключен к шине обнул ющего сигнала и через обмотку обнулени , подключен к первому выводу конденсатора и аноду первого диода блока запоминани П. Известно также устройство, содерж щее два блока неравнозначности, в ка дом из которых первый вывод обмотки обнулени первого трансфлюксора подключен к катодам первого и второго диодов, а второй вывод через обмотку обнулени второго трансфлюксора соединен с анодами третьего и четвертого диодов и с первой обкладкой первого конденсатора, втора обкладка которого -соединена с общей шиной, с первой обкладкой второго конденсатора и с первым выводом входной обмотки второго трансформатора, первый вьтвод входной обмотки первого трансфлюксора соединен с катодом п того диода, первый вывод выходной обмотки первого трансфлюксора соединен через первую выходную обмотку второго транафлюксора с общей шиной.и с первым выводом второй выход,ной обмотки второго трансфлюксора , второй вывод которой соединен с катодом третьего диода и с замыкающим контактом первого переключател , переключающий контакт которого через шестой диод соединен со второй обкладкой второго кои;ич1сатора, а размыкаюпщй контакт соединен с катодом седьмого диода и со вторым выводом выходной обмотки второго транс-флюксора , анод первого диода соединен с анодом восьмого диода, в первом блоке неравнозначности анод седьмого диода соединен с первой шиной выходного сигнала и через третий конденсатор с общей шиной, анод шестого диода первого блока неравнозначности соединен со вторым выводом входной обмотки первого трансфлгоксора второго блока неравнозначности, аноды п тых Диодов первого и второго блоков неравнозначности соединены соответственно с выхо дами первого и второго ключей, входы которых соединены с общей шиной, а управл ющие входы соединены соответственно с первой и второй шина{ и тактового сигнала, вторые выводы обмоток вторых трансфлюксоров первого и второго блоков неравнозначности соединены соответственно с выводами третьего и четвертого ключей, управл ющие входы которых соединены соответственно с шинами первого и второго тактовых .сигналов, выход первого ключ соединен с анодом первого диода второго блока неравнозначности, в первом блоке неравнозначности .анод первого диода соединен через кнопку с общей шиной,анод второго диода первого бл ка неравнозначности соединен с выходом второго ключа, обмотки считывани всех трансфлюксоров первого и второг блоков неравнозначности соединены по следовательно С2} . Недостаток известных устройств низка помехозащищенность. Цель изобретени - повышение поме хозащшценности. Поставленна цель достигаетс тем что, 3 устройство, содержащее два бл ка неравнозначности, в каждом из которых , первый вывод обмотки обнулени первого трансфлк ксора подключен к катодам первого и второго диодов, а второй вывод через обмотку обнулени второго трансфлюксора соединен с анодами третьего и четвертого диод и с первой обкладкой .первого конденсатора , втора обкладка которого сое динена с общей шиной , с первой обкладкой второго конденсатора и с пер вым выводом входной обмотки второго трансфлюксора, первый вывод входной обмотки первого трансфлюксора соединен с катодом п того диода, первый вывод выходной обмотки первого трансфлюксора соединен через первую выходную обмотку второго трансфлюксора с общей шиной и с первым выводом вто-рой выходной обмотки второго трансфлюксора , второй вывод которой соединен с катодом третьего диода и с замыкающим контактом первого переключател , переключаю1ций контакт которого через шестой диод соединен со второй обкладкой второго конденсатора, а размыкающий контакт соединен с катодом седьмого диода и со вторым выводом выходной обмотки второго трансйшюксора , анод первого диода соединен с анодом восьмого диода, в первом блоке неравнозначности анод седьмого диода соединен с первой шиной выходного сигнала и через третий конденсатор с общей шиной, анод шестого диода первого блока неравнозначности соединен со вторым выводом входной обмотки первого трансфлюксора второго блока неравнозначности аноды п тых диодов первого и второго блоков неравнозначности соединены соответственно с выходами первого и второго ключей, входы которых соединены с общей шиной, а управл ющие входы соединены соответственно с первой и второй шинами тактового сигнала, вторые выводы входных обмоток вторых трансфлюксоров первого и JBTOPOго блоков неравнозначности соединены соответсвенно с выходами третьего и четвертого ключей, управл ющие входы кото1)ых соединены соответственно с шинами первого и второго тактовыхс сигналов, выход первого ключа соединен с анодом первого диода второго блока неравнозначности, в первом блоке неравнозначности анод первого диода соединен через кнопку с общей шиной, анод второго диода первого блока неравнозначности соединен с выходом второго ключа , обмотки считывани всех трансфлюксоров первого и второго блоков неравно значности соединены последовательно, введены К-2 (где К - число разр дов переобразуемого кода) блоков неравнозначности , коммутатор и 2К-4 ключей, причем во всё блоки неравнозначности, кроме первого, введены третьи конденсаторы , перва обкладка которых соединена с общей шиной, а втора соединена с анодом седьмого диода и с шиной соответсвующе.го выходного сигнала, ВО всех блоках неравнозначности катод восьмого диода соединен с анодом шеетого диода, аноды п тых диодов введе ных блоков неравнозначности соедине с выходами соответствующих 2М-1 ключей (где М - номер блока неравнозна ности) , входы которых соединены с об щей шиной, а управл ющие входы соединены с шиной М-го тактового сигнала , вторые выводы входных обмоток вт рых трансфлюксоров введенных блоков неравнозначности соединены соответственно с выходами 2М-ых ключей, упр л ющие входы которых соединены с Шинрй М-го тактового сигнала, входы 2М-ЫХ ключей соединены с М-ми переключающими контактами коммутатор, размыкающие контакты которого соединены с М-1 переключающим контактом а замыкающие контакты соедиены с ответствующими шинами параллельной входной информации, первый размыкающий 20 контакт переключател сОедиен с шиной последовательной входной информации , анод второго диода К-го блока неравнозначности соединен с выходом первого ключа, аноды вторых диодов всех остальных М-ых блоков неравнозначности соединены с выходом 2М+1-го ключа, аноды первых диодов М-ых (кроме первого) блоков неравнозначности соединень с выходами 2М-3 ключей. На чертеже представлена схема преобразовател кода Гре в двоичный код и обратно. Преобразователь кода Гре в двоичный код и обратно содержит блоки 1 не равнозначности, в каждом из которых первый вывод обмотки 2 обнулени тран флюксора 3 подключен к катодам диодов 4 и 5, а второй вывод через обмотку 6 обнулени трансфлюксора .7 соединен с анодами диодов 8 и 9 и с первой обкладкой конденсатора 10, втора обкладка которого соединена с общей ши ной, с первой обкладкой конденсатора П и с первым выводом входной обмотки 12 трансфлюксора 7, первый вывод вход ной обмотки 13 первого трансфлюксора соединен с катодом диода 14, первый с . , вывод выходной обмотки 1 Э ТраНСфЛЮКсора 3 соединен через выходную обмотк 16 трансфлюксора 7 с общей шиной и с первым выводом выходной обмотки 17трансфлюксора 7, второй вывод которой соединен с катодом диода 8 и с замыкающим контактом переключател 18 переключающий контакт которого через диод 19 соединен со второй обкладкой конденсатора 11, а размыкающий контак 54 соединен с катодом диода 20 и со втО- рым выводом обмотки 15, анод диода 5 соединен с анодом диода 21, катод которого соединен с анодом диода 19, анод диода 20 соединен с первой обкладкой конденсатора 22 и с шиной 23 выходного сигнала, втора обкладка конденсатора 22 соединена с общей шиной, анод диода 19 блока 1-М (где М - пор дковый номер блока 1) соединен со вторым выводом обмотки 13 блока Ь-М+1, обмотки 24 считывани всех трансфлюксоров 3 и 7 всех блоков 1 соединены согласно и последовательно, аноды диодов 14 всех блоков 1 соединены соответственно с выходами ключей 24-2М-1, входы которых соединены с общей шиной, а управл ющие входы соединены соответственно с шиной 25-М тактового сигнала, вторые выводы обмоток 6 соединены соответственно с выходами ключей 24-2М, управл ющие входы которых соединены соответственно с шиной 25-М тактового сигнала, входы ключей 24-2М соединены С М-ми переключающими контактами коммутатора .26, размыкающие контакты которого соединены с М-1-ми переключающими контактами , а -замыкающие контакты соединены с соответствующими шинами 27 параллельной входной информации, первый размыкающий контакт коммутатора 26 соединен с шиной 28 последовательной входной информации, анод диода и блока 1-К соединен с выходом ключа 24-1, аноды диодов 4 остальных блоков 1 соединены с выходом ключа 24-2М+1, аноды диодов 7 всех блоков 1 ( кроме блока 1-1) соединены с выходами ключа 242М-3 , анод диода 7 блок 1-1 соединен через кнопку 28 с общей шиной. Устройство может работать как в режиме преобразовани кода Гре в двоичный код, так и в режиме обратного преобразовани . I В оежиме Код Гре двоичный код контакты переключателей 18 наход тс в положении, показанном на чертеже, В результате чего работа устройства подчин етсй алгоритму , где Мцл - разр д двоичного кода; - разр д кода Гре ; О -, знак сложени логической операции неравнозначность. В режиме Двоичный код- код Гре контакты переключателей 18 наход тс 784 в обратном положении и работа устройства подчин етс алгоритму R-N,©N,-, , В обоих режимах перед началом работы устройства нажатием кнопки 28 осуществл етс разр д конденсаторов 10 и 11 и производитс блокировка трансфлюксоров 3 и 7 блока 1-1. Состо ние же конденсаторов 10 и 11 и трансфлюксоров 3 и 7 остальных блоков 1 безразлично. Через шину 28 последовательной входной информации (старшими разр да ми вперед) или шины 27-1 - 27-К парал лельной входной информации на ключи 24- 2М поступают разр 1ды переобразуемо го числа. Тактовыми сигналами с шины 25 обеспечивает последовательное открывание ключей 24, причем в первый момент открываютс ключи 24, соединенные с бло ком 1-1, затем ключи 24 соединенные с блоком 1-2 и т.д. С открыванием ключа 24-2 сигнал, соответствующий старшему разр ду преобразуемого кода R {или )jпоступает во входную обмотку 6 трансфлюксора 7 Если преобразуемый разр д равен 1, то указанный трансфлюксор разблокируетс и зар жаютс конденсаторы 10, 1 1 и 22 и на выходной шине 23-1 возникает отрицательный потенциал, соответствующий (или ). При этом ключ 24-1 с 24-2 обес печивает установку в исходное состо ние блока 1-2,.то есть разр д его конденсаторов 10 и 11 и блокировку его трансфлюксоров 3 и 7. С поступлением импульса на шину 25-2 открыва ютс ключи 24-3 и 24-4. При этом разблокируетс трансфлюксор 7 блока 1-2 если R. (или ), и разблокируетс трансфлюксор 3 блока 1-2, если был зар жен конденсатор И блока 1-1. На последовательно и встречно соединенных выходных обмотках 15 и 16 трансфлюксоров 3 и 7 блока 1-2 выполн етс логическа операци Неравнозначность в результате чего зар жаютс или не зар жаютс конденсаторы 10, 11 и 22 блока 1-2 и потенциал на шине 23-2 определ ет занчение N (или R , При этом обеспечиваетс установка блоков 2 1-3 блока 1-1 в исходное состо ние При последующих тактах работа осталь ных блоков 1 аналогична. Результат преобразовани фиксирует с в виде зар да конденсаторов 22. В предлагаемом устро 1стве дл гюьшени помехозащищенности боразорзани кодов чисел, поступающих друг за другом , предусмотрена возможность установки в исходное состо ние блока 1 (М+1) блока 1-(м-1) одновременно с преобразованием в блоке 1-М. Благоар этому возможно преобразование последующего кода в устройстве без предварительной подачи на него обну ющего сигнала и поскольку обнуление каждого разр да производитс два раза в процессе преобразовани , причем один раз непосре;г,сгвенно перед работой в каждом блоке 1 , зн чителыю повышена помехозащищенлость преобразовател ,Формула изобретени Преобразователь кода Гре в двоичный код и обратно, содержащий два блока неравнозначности, в каждом из которых первый вывод обмотки обнулени первого трансфлюксорл под1а1Н)чен к катодам первого и второго диодов, а второй вывод через обмотку обнулени второго трансфлюксора соединен с анодани третьего и четвертого диодов и с первой обкладкой .первого конденсатора, втора обкладка которого соединена с общей шиной с первой обютадкой второго конденсатора и с первым выводом входной .обмотки второго трансфлюксора , первый вывод входной обмотки первого трансфлюксора соединен с катодом п того диода, первый вывод выходной o6MQTKn первого тра{;сфлюксора соединен через первую выходную об- . мотку второго трансфлюксора с общей шиной и с первым выводом второй выходной обмотки второго трансфлюксора, второй вывод которой соединен с катодом третьего диода и с замыкающим контактом первого переключател , перекл1--чающий контакт которого через шестой диод соединен со второй обкладкой второго конденсатора , а размыкающий контакт соединен с. ка тодом седьмого диода и со вторым выводом выходной обмотки второго трансфлюксора , анод первого диода соединен с анодом восьмого диода, в первом блоке неравнозначности анод, седьмого диода соединен с первой шиной выходного сигнала и через третий конденсатор с общей шиной, анод шестого диода первого блока }геравноз11ачпосГи соединен со ВТОРЫМ вывел ом ну. (I.: ной обмотки первого трансфлюксора второго блока неравнозначности, аноды п тых диодов первого и второго блоков неравнозначности соединены соответстве но с выходами первого и второго ключей , входы которых соединены с общей шиной, а управл ющие входы соединены соответственно с первой и второй шивходных обмоток вторых трансфлюксоро первого и второго блоков неравнознач ности соединены соответственно с выходами третьего и четвертого-ключей, управл ющие входы которых соединены соответственно с шинами первого и вт рого тактовых сигналов, выход перво ключа соединен с анодом первого дио да второго блока неравнозначности, в первом блоке неравнозначности, анод первого диода соединен через кнопку общей шиной, анод второго диода первого блока неравнозначности соединен с выходом второго ключа, обмотки счи тывани всех трансфлюксоров первого и второго блоков неравнозначности соединены последовательно, отличающийс тем, что, с целью повьш1ени помехозащищенности, в него введены К-2 (где К - число разр дов преобразуемого кода) блоков неравнозначности коммутатор 2К-4 ключей, пр чем во все блоки неравнозначности, кроме первого, введены третьи конденсаторы , перва обкладка которых соединена с общей шиной, а втора соединена с анодом седьмого диода и с шиной соответствующего выходного сигнала, во всех блоках неравнознач50 . ности кода восьмого диода соединен с анодом шестого диода, аноды п тых диодов введенных блоком неравнозначности соединены с выходами соответствующих 2м-1 ключей (где М - номер блока неравнозначности), входы которых соединены с общей шиной, а управл ющие входы соединены с шиной М-го тактового сигнала, вторые выводы входных обмоток вторых трансфлюкторов введен- : ных блоков неравнозначности соединены соответственно с выходами 2М-ых ключей , управл ющие входы которых соединены с шиной М-го тактового сигнала, входы 2М-ЫХ ключей соединены с М-ми переключающими контактами коммутатора размыкающие контакты которого соединены с М-1 переключающим контактом, а замыкающие контакты соединены с соответствующими шинами параллельной входное информации, первый размыкающий контакт переключател соединен с шиной последовательно входной информации , анод второго диода К-го блока неравнозначности соединен с выходом первого ключа, аноды вторых диодов всех остальных М-ых блоков неравнознаности соединены с выходом 2М-1-го ключа, аноды первых диодов М-ых (кроме первого) блоков неравнозначности соединены с выходами 2М-3-ых ключей. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 661790, кл, Н 03 К 13/247, 16.02.77. 2,Авторское свидетельство СССР по за вке № 2607850 19.04.79.The invention relates to automation and computing technology and can be used in the design of feedback circuits of digital tracking systems. It is known a device comprising an inequality block and a memory unit (in each of which the read winding of transfluxors are connected in series, the input winding of the first tranfluxor of the inequality block is connected to the first input busbar, the first input input winding of the second transfluxor of the unequality unit is connected to the first clock signal , and the second output through the second diode is connected to the bus of the zero signal and through the zeroing coil, connected to the first capacitor output and the anode of the first the diode of the memory unit P. It is also known a device containing two blocks of inequality, in which the first output of the zeroing coil of the first transfluxor is connected to the cathodes of the first and second diodes, and the second output is connected to the anodes of the third and fourth diodes through the zeroing coil of the second and fourth diodes with the first lining of the first capacitor, the second lining of which is connected to the common bus, with the first lining of the second capacitor and with the first output of the input winding of the second transformer, the first input of the input capacitor The first transfluxor is connected to the cathode of the fifth diode, the first output of the output winding of the first transfluxor is connected via the first output winding of the second transfluxor to the common busbar and to the first output of the second output winding of the second transfluxor, the second output of which is connected to the cathode of the third diode and to the secondary one the contact of the first switch, the switching contact of which through the sixth diode is connected to the second plate of the second koi; ic1sator, and the opening contact is connected to the cathode of the seventh diode and to the second output in The output winding of the second trans-fluxor, the anode of the first diode is connected to the anode of the eighth diode; in the first inequality unit, the anode of the seventh diode is connected to the first output signal bus; and through the third capacitor with a common bus, the anode of the sixth diode of the first unequality unit is connected to the second output of the first winding the transfloxor of the second block of inequality, the anodes of the fifth Diodes of the first and second block of unequalities are connected respectively to the outputs of the first and second keys, the inputs of which are connected to the common busbar oh, and the control inputs are connected respectively to the first and second bus {and clock signal, the second winding pins of the second transfluxors of the first and second inequality blocks are connected respectively to the pins of the third and fourth keys, the control inputs of which are connected to the first and second clock buses, respectively. signals, the output of the first key is connected to the anode of the first diode of the second block of unequalities; in the first block of unequalities. the anode of the first diode is connected via a button to a common bus; the anode of the second diode of the first the second block of unequalities is connected to the output of the second key, the reading windings of all the transfluxors of the first and the second blocks of unequalities are connected, therefore, C2}. A disadvantage of known devices is low noise immunity. The purpose of the invention is to increase the asset safety. The goal is achieved by the fact that a 3 device containing two blocks of inequality, in each of which the first output of the zeroing coil of the first transflxor is connected to the cathodes of the first and second diodes, and the second output is connected to the anodes of the third and fourth diodes through the zeroing coil of the second and fourth diodes and with the first lining of the first capacitor, the second lining of which is connected to a common bus, the first lining of the second capacitor and the first output of the input winding of the second transfluxor, the first output of the input winding and the first transfluxor is connected to the cathode of the fifth diode, the first output of the output winding of the first transfluxor is connected via the first output winding of the second transfluxor to the common bus and to the first output of the second transfluxor, the second output of which is connected to the cathode of the third diode and to the closing contact the first switch, the switch which contact is connected through the sixth diode to the second plate of the second capacitor, and the break contact is connected to the cathode of the seventh diode and to the second output the second winding of the second transistor, the anode of the first diode is connected to the anode of the eighth diode; in the first block of inequality, the anode of the seventh diode is connected to the first bus of the output signal and through the third capacitor to the common bus; inequality block anodes of the fifth diodes of the first and second unequality blocks are connected respectively to the outputs of the first and second keys, the inputs of which are connected to the common bus, and the control inputs are connected respectively to the first and second buses of the clock signal, the second outputs of the input windings of the second transfluxors of the first and JBTOPO unequalities blocks are connected respectively to the outputs of the third and fourth keys, the control inputs connected to the tires of the first and second clock signals, output the first key is connected to the anode of the first diode of the second block of unequalities; in the first block of unequalities the anode of the first diode is connected via a button to a common bus; the anode of the second diode The first inequality block is connected to the output of the second key, the read windings of all transfluxors of the first and second blocks are unequally connected in series, K-2 (where K is the number of bits of the code being converted) of the unequalities block, switch and 2K-4 keys are entered, and all blocks unequalities, except for the first, third capacitors are introduced, the first lining of which is connected to the common busbar, and the second is connected to the anode of the seventh diode and the bus corresponding to its output signal, VO of all the unevenness of the cathode The eighth diode is connected to the anode of the neck diode, the anodes of the fifth diodes of the inserted inequality blocks are connected to the outputs of the corresponding 2M-1 keys (where M is the unequal unit number), the inputs of which are connected to the common bus, and the control inputs are connected to the bus M the second clock signal, the second pins of the input windings of the second transfluxors of the inserted inequality blocks are connected respectively to the outputs of the 2nd M keys, the control inputs of which are connected to the Shinry M th clock signal, the inputs of the 2 M th keys are connected to the M switch contacts switch, the disconnecting contacts of which are connected to the M-1 switching contact and the closing contacts are connected to the corresponding buses of parallel input information, the first disconnecting 20 contact of the switch connects to the serial input information bus, the anode of the second diode of the K-th unequality unit is connected to the output of the first switch, the anodes of the second diodes of all the remaining Mth unequalities blocks are connected to the output of 2M + 1 key, the anodes of the first diodes of the Mths (except for the first) unequalities block connect with you odes 2M-3 keys. The drawing shows a diagram of the converter code Gre to binary code and vice versa. The Gre code converter into a binary code and vice versa contains blocks of non-equivalence, in each of which the first lead of the winding 2 zeroing the transluxor 3 is connected to the cathodes of diodes 4 and 5, and the second lead through the winding 6 zeroing of the transfluxor .7 is connected to the anodes of the diodes 8 and 9 and the first plate of the capacitor 10, the second plate of which is connected to the common busbar, the first plate of the capacitor P and the first lead of the input winding 12 of the transfluxor 7, the first lead of the input winding 13 of the first transfluxor to the cathode of the diode 14, the first one. , the output of the output winding 1 E of the Transflyuksor 3 is connected via the output winding 16 of the transfluxor 7 with a common bus and with the first output of the output winding 17 of the transfluxor 7, the second terminal of which is connected to the cathode of the diode 8 and the switching contact of which through the diode 19 is connected to the second the capacitor plate 11, and the disconnecting contact 54 is connected to the cathode of diode 20 and to the second output winding 15, the anode of diode 5 is connected to the anode of diode 21, the cathode of which is connected to the anode of diode 19, the anode of diode 20 is connected to the first end of the cone The sensor 22 and with the output signal bus 23, the second capacitor plate 22 is connected to the common bus, the anode of the diode 19 of the 1-M unit (where M is the serial number of the unit 1) is connected to the second terminal of the winding 13 of the L-M + 1 unit, the winding 24 readings of all transfluxors 3 and 7 of all blocks 1 are connected according to and in series, the anodes of the diodes 14 of all blocks 1 are connected respectively to the outputs of keys 24-2M-1, the inputs of which are connected to the common bus, and the control inputs are connected respectively to the bus 25-M clock signal, the second terminals of the windings 6 are connected respectively to key moves 24-2M, the control inputs of which are connected respectively to the 25-M clock signal bus, the inputs of the keys 24-2M are connected to the M switching contacts of the switch .26, the breaking contacts of which are connected to the M-1 switching contacts, and - the closing contacts are connected to the corresponding buses 27 of the parallel input information, the first normally closed contact of the switch 26 is connected to the serial input information bus 28, the anode of the diode and the 1-K unit is connected to the output of the key 24-1, the anodes of the 4 diodes of the remaining blocks 1 are connected yield 24-2M key + 1, the anodes of all diodes 7 Units 1 (except block 1-1) connected to the outputs 3-242M key block 1-1 anode of diode 7 is connected through the button 28 to the common bus. The device can operate both in the mode of converting the Gre code into a binary code, and in the mode of inverse transformation. I In the Gre Code, the binary code of the contacts of the switches 18 are in the position shown in the drawing, as a result of which the operation of the device follows the algorithm, where Mcl is the binary code; - bit code Gre; O -, the sign of the addition of a logical operation is not equal. In the Binary code code mode, the Gray contacts of the switches 18 are 784 in reverse position and the device operates according to the algorithm RN, N, -,. In both modes, before starting the operation of the device, pressing the button 28 discharges the capacitors 10 and 11 and produces blocking of transfluxor 3 and 7 block 1-1. The condition of capacitors 10 and 11 and transfluxors 3 and 7 of the remaining blocks 1 is indifferent. Bus 28 of the serial input information (high bits ahead) or bus 27-1-27-K of the parallel input information receives the keys of the 24-2M key of the rearrangeable number. The clock signals from the bus 25 provide for the sequential opening of the keys 24, and in the first moment the keys 24 are opened, connected to the block 1-1, then the keys 24 connected to the block 1-2, and so on. Opening the key 24-2, the signal corresponding to the higher bit of the converted code R {or) j enters the input winding 6 of the transfluxor 7 If the converted discharge is 1, then the specified transfluxor is unlocked and the capacitors 10, 1 and 22 are charged and on the output bus 23-1 negative potential occurs, corresponding to (or). In this case, the key 24-1 with 24-2 ensures that the block 1-2 is reset to the initial state. That is, the discharge of its capacitors 10 and 11 and the blocking of its transfluxors 3 and 7. When the pulse arrives on the bus 25-2, they open keys 24-3 and 24-4. In this case, the transfluxor 7 of the block 1-2 is unlocked if R. (or), and the transfluxor 3 of the block 1-2 is unlocked if the capacitor AND of the block 1-1 was charged. A logical operation is performed on the serially and counter-connected output windings 15 and 16 of transfluxor 3 and 7 of block 1-2. The inequality causes capacitors 10, 11 and 22 of block 1-2 to charge or not to charge and the potential on bus 23-2 is determined The value of N (or R) is ensured. At that, the installation of blocks 2–3 of block 1–1 to the initial state is ensured. At subsequent cycles, the remaining blocks 1 are similar. The result of the conversion captures in the form of a charge of capacitors 22. In the proposed arrangement Hushen boraz noise immunity The possibility of setting block 1 (M + 1) of block 1- (m-1) to the initial state at the same time as the conversion in block 1-M is provided for arranging codes of numbers coming one after the other. Thanks to this, the subsequent code can be converted in the device without supplying a zeroing signal to it and since zeroing of each bit is performed twice in the conversion process, and once indirectly, h, together before working in each block 1, the noise immunity of the converter is increased, Formula of the invention The Gre code of a binary code and vice versa, containing two blocks of unequalities, in each of which the first lead of the zeroing coil of the first transfluxor is connected to the cathodes of the first and second diodes, and the second pin through the coil of the zeroing of the second transfluxor is connected to the anode of the third and fourth diodes and with the first lining. the first capacitor, the second lining of which is connected to the common busbar with the first jacket of the second capacitor and with the first output of the input winding of the second transfluxor, the first output of the input winding of the first the transfluxor is connected to the cathode of the fifth diode, the first output of the output o6MQTKn of the first tra {; the coil of the second transfluxor with a common bus and with the first output of the second output winding of the second transfluxor, the second output of which is connected to the cathode of the third diode and to the closing contact of the first switch, the switching contact of which is connected to the second plate of the second capacitor through the sixth diode and the break contact connected to the cathode of the seventh diode and the second output of the output winding of the second transfluxor, the anode of the first diode is connected to the anode of the eighth diode, in the first block of the unevenness of the anode, the seventh diode is connected to the first bus of the output signal and through the third capacitor to the common bus, the anode of the sixth diode of the first block} Geravnose 11AHpGGI connected with SECONDELY brought oh well. (I .: windings of the first transfluxor of the second block of unequalities, anodes of the fifth diodes of the first and second blocks of unequalities are connected respectively to the outputs of the first and second keys, the inputs of which are connected to the common bus, and the control inputs are connected respectively to the first and second shivhodnyh windings the second transfluxoro of the first and second blocks of unequal ratios are connected respectively to the outputs of the third and fourth keys, the control inputs of which are connected respectively to the buses of the first and second clock signals o, the primary key output is connected to the anode of the first diode of the second block of unequalities, in the first block of unequalities, the anode of the first diode is connected via a common bus button, the anode of the second diode of the first block of unequalities is connected to the output of the second key, read windings of all transfluxors of the first and second blocks unequalities are connected in series, characterized in that, in order to increase noise immunity, K-2 (where K is the number of bits of the code being converted) are inserted into the unequalities switch 2K-4 switches, the third capacitors, the first lining of which is connected to the common bus and the second connected to the anode of the seventh diode and to the bus of the corresponding output signal, are not equal in all the blocks to all the inequality blocks except the first one. The code of the eighth diode is connected to the anode of the sixth diode, the anodes of the fifth diodes entered by the inequality are connected to the outputs of the corresponding 2m-1 keys (where M is the number of the inequality block), the inputs of which are connected to the common bus, and the control inputs are connected to the bus M clock signal, the second pins of the input windings of the second transfluctors of the inputted: inequality blocks are connected respectively to the outputs of the 2nd M keys, the control inputs of which are connected to the bus of the M clock signal, the inputs of the 2 M – Y switches are connected to M switching contacts of the switch whose disconnecting contacts are connected to the M-1 switching contact, and closing contacts are connected to the corresponding buses of the input information, the first switching contact of the switch is connected to the input information bus in series, the anode of the second diode of the Kth unequality unit is connected to the output of the first key, the anodes of the second diodes of all the remaining Mth unequalness blocks are connected to the output of the 2M-1th key, the anodes of the first diodes of the Mth (except the first) blocks are unequal spine connected to outputs of 2M-3's keys. Sources of information taken into account in the examination 1. USSR author's certificate number 661790, class, H 03 K 13/247, 16.02.77. 2, USSR Copyright Certificate No. 2607850 04.19.79.