SU842931A1

SU842931A1 - Device for forming figures of conical cross-section on crt screen

Info

Publication number: SU842931A1
Application number: SU772462371A
Authority: SU
Inventors: Борис Геннадьевич Майоров; Николай Петрович Сергеев; Валерий Геннадьевич Сидоров; Сергей Иванович Шульпин
Original assignee: Пензенский Политехнический Институт
Priority date: 1977-03-15
Filing date: 1977-03-15
Publication date: 1981-06-30

Description

Изобретение относится к вычислительной технике и может быть исполь зовано для отображения информации на экране.The invention relates to computer technology and can be used to display information on a screen.

Известно устройство отображения информации, предназначенное для отображейия фигур конического сечения на экране ЭЛТ, содержащее блок формирования кривых второго порядка, включающий четыре интегратора и три сумматораA device for displaying information is known for displaying figures of a conical section on a CRT screen, comprising a second-order curve generating unit including four integrators and three adders

Его недостатком является отсутствие возможности вращения изображения на экране ЭЛТ.Its disadvantage is the inability to rotate the image on a CRT screen.

Известно также, устройство для формирования· фигур конического селения на экране ЭЛТ, содержащее генераторы импульсов, первый из которых соединен через переключатели со входами трех реверсивных счетчиков, первый и второй из которых соединены соответственно через первый и второй сумматоры накапливающего типа, а третий реверсивный счетчик непос2 редственно со входами первого комбинационного логического блока, выходы которого через цифровой формирователь квадратичной функции соединены со входами второго комбинационного логического блока, одна группа выходов которого соединена через регистр, памяти со второй группой входов схемы сравнения и первой группой выходов сумматора сравнивающей функции, вторая группа выходов второго комби.национногр логического блока через третий сумматор накапливающего типа соединена с. первыми группами входов первой' и второй схем сравнения, другие входы первой схемы сравнения, соединены через сумматор сравнивающей функции с последовательно соединенными четвертым и пятым реверсивными счетчиками, подключенными ко входам второго генератора импульсов, причем входы синхронизации первого и второго сумматоров накапливающего типа подключены соответственно к управляющему входу и выходу генератора горизонтальной дискретизации, а управляющие_квходы первого и второго комбинационных логических блоков подключены ко входам синхронизации устройства [2}.It is also known that a device for forming conical settlement figures on a CRT screen contains pulse generators, the first of which is connected via switches to the inputs of three reversible counters, the first and second of which are connected respectively through the first and second accumulators, and the third reversible counter exclusively with the inputs of the first combinational logic unit, the outputs of which are connected through the digital generator of a quadratic function to the inputs of the second combinational logic eye, one group of outputs of which is connected via a register memory with a second group of inputs of comparison circuits and a first group of outputs of the adder function of comparing, the second group of outputs kombi.natsionnogr second logic block through a third adder connected to the accumulator type. the first groups of inputs of the first 'and second comparison circuits, the other inputs of the first comparison circuit, are connected through an adder of the comparison function to the fourth and fifth reversible counters connected in series to the inputs of the second pulse generator, and the synchronization inputs of the first and second accumulative adders are connected respectively to the control the input and output of the horizontal sampling generator, and the control _{to the} inputs of the first and second combinational logic blocks are connected to the inputs device synchronization [2}.

Недостаток этого устройства состоит в том, что оно не позволяет формировать других фигур конического сечения, кроме круга.The disadvantage of this device is that it does not allow the formation of other figures of conical section, except for a circle.

Цель изобретения - расширение области применения устройства за счет вращения, изображения на экране электроннолучевой трубки и· упрощение устройства.The purpose of the invention is the expansion of the scope of the device due to rotation, the image on the screen of the cathode ray tube and · simplification of the device.

Поставленная цель достигается тем, что в устройство, содержащее генератор импульсов, вход которого подключен ко входу синхронизации устройства, первый реверсивный счетчик, соединенный со схемой сравнения, выход которой является выходом устройства, второй и третий реверсивные счетчики, подключенные к комбинационному логическому блоку, соединенному с сумматором, подключенным к первому регистру, четвертый реверсивный счетчик и пятый реверсивный счетчик, соединенные с сумматором и со схемой сравнения, дополнительно введены второй регистр, два элемента задержки и семь двоичных умножителей, причем первый двоичный умножитель соединен с генератором импульсов и со вторым двоичным умножителем, подключенным к первому реверсивному счетчику и первому элементу задержки, соединенному с генератором импульсов, третий двоичный умножитель соединен с четвертым дво- . ичным умножителем, подключенным ко второму реверсивному счетчику и второму элементу задержки, пятый двоичный умножитель соединен с третьим реверсивным счетчиком, лестой двоичный умножитель подключен к четвертому реверсивному счетчику, соединенному со вторым регистром и седьмым двоичным умножителем, подключенным к пятому реверсивному счетчику и ге-, нератору импульсовинформационные входы первого, третьего, пятого и шестого двоичных умножителей, входы . первого и второго регистров памяти подключены к шинам входных коэффициентов, а входы синхронизации третьего, пятого и шестого двоичных умножителей, вход второго элемента задержки и управляющий вход комби842931 4 национного логического блока подключены ко входу синхронизации устройства .This goal is achieved by the fact that in the device containing the pulse generator, the input of which is connected to the synchronization input of the device, the first reversible counter connected to the comparison circuit, the output of which is the output of the device, the second and third reversible counters connected to the combinational logic unit connected to the adder connected to the first register, the fourth reverse counter and the fifth reverse counter connected to the adder and the comparison circuit, additionally entered the second register p, two delay elements and seven binary multipliers, the first binary multiplier connected to the pulse generator and to the second binary multiplier connected to the first counter and the first delay element connected to the pulse generator, the third binary multiplier connected to the fourth double. with a secondary multiplier connected to the second reversible counter and a second delay element, the fifth binary multiplier is connected to the third reversible counter, a flush binary multiplier is connected to a fourth reverse counter connected to the second register and a seventh binary multiplier connected to the fifth reversible counter and the generator pulse information inputs of the first, third, fifth and sixth binary multipliers, inputs. the first and second memory registers are connected to the input coefficient buses, and the synchronization inputs of the third, fifth and sixth binary multipliers, the input of the second delay element and the control input combi 842931 4 of the national logic block are connected to the synchronization input of the device.

Блок-схема устройства представле₅ на на чертеже. .A block diagram of the device is shown in FIG. ₅ . .

Устройство содержит генератор импульсов, первый двоичный умножитель 2, второй двоичный умножитель 3, третий двоичный умножитель 4, 10 четвертый двоичный умножитель 5, пятый двоичный умножитель 6, шестой двоичный умножитель 7, седьмой двоичный умножитель 8, первый реверсивный счетчик 9, второй реверсивный счет15 чик 10, первый элемент 11 задержки, второй элемент 12 задержки, третий .реверсивный счетчик 13, четвертый реверсивный счетчик 14, первый регистр 15 памяти, второй регистрир 20 16 памяти, пятый реверсивный счетчик 17, сумматор 18, комбинационный логический блок 19, схему 20 сравнения .The device comprises a pulse generator, a first binary multiplier 2, a second binary multiplier 3, a third binary multiplier 4, 10 a fourth binary multiplier 5, a fifth binary multiplier 6, a sixth binary multiplier 7, a seventh binary multiplier 8, a first reversible counter 9, a second reversible counter15 chic 10, the first delay element 11, the second delay element 12, the third. Reverse counter 13, the fourth reverse counter 14, the first memory register 15, the second memory register 20 16, the fifth reverse counter 17, the adder 18, combinational logs esky unit 19, the comparison circuit 20.

Устройство реализует следующее 25 уравнение относительнр тактовой частоты Р, вырабатываемой генератором 1 импульсов, и строчной частоты η, поступающей на вход третьего двоичного умножителя 4:The device implements the following 25 equation relative to the clock frequency P generated by the pulse generator 1, and the horizontal frequency η supplied to the input of the third binary multiplier 4:

ap^+bpn+cn^+dp+en+f =0 (1) где а, в, с, d, е, f - коэффициентыу определяющие форму отображаемой фигуры.ap ^ + bpn + cn ^ + dp + en + f = 0 (1) where a, b, c, d, e, f are the coefficients that determine the shape of the displayed figure.

Процесс вычисления производится следующим образом.The calculation process is as follows.

Генератор 1 импульсов, управляемый телевизионными синхроимпульсами, формирует тактовые импульсы горизон40 тальной дискретизации с частотой Р. Первый двоичный умножитель 2 производит вычисление произведения ар, умножаемого во втором двоичном умножителе 3 на тактовую частоту Р.Pulse generator 1 controlled by television clock pulses generates horizontal sampling clocks with a frequency P. The first binary multiplier 2 calculates the product of ap multiplied in the second binary multiplier 3 by the clock frequency P.

Результат умножения ар формируется в виде кода в реверсивном счетчике 10. Для согласования работы двоичных умножителей 2 и 3 импульсы частоты р поступают на вход последнего через элемент 11 задержки.The result of multiplication ar is generated in the form of a code in the reversible counter 10. To coordinate the operation of the binary multipliers 2 and 3, the pulses of frequency p are input to the latter through the delay element 11.

В двоичном умножителе 4 Производится умножение строчной частоты η на коэффициент с. Результат умножения сП умножается в двоичном ум55 ножителе 5 на п, а полученное про-.In binary multiplier 4, the line frequency η is multiplied by a factor of c. The result of multiplying cp is multiplied in the binary mind55 scissor 5 by n, and the resulting pro.

изведение сп^ фиксируется в реверсивном счетчике 9. Двоичный умножитель 6 осуществляет вычисление произведения еп, фиксируемого в реверсивном ⁵ 842931 6 счетчике 13. Произведение вп вычис-,· ляется в двоичном умножителе 7 и поступает на один из входов реверсивного счетчика 14, на второй вход которого поступает код коэф- ₅ фициента d, хранимого в регистреthe product cn ^ is fixed in the reversing counter 9. The binary multiplier 6 calculates the product of en fixed in the reversing ⁵ 842931 6 counter 13. The product is calculated in binary multiplier 7 and is fed to one of the inputs of the reversing counter 14, to the second input which receives the code of coefficient ₅ , stored in the register

16. Полученная промежуточная сумма bn+d умножается в двоичном умножителе 8 на Р. Результат умножения bn+dp фиксируется в реверсивном счетчике 17 с одновременным сложением с кодом, поступающим из сумматора 18. .16. The obtained intermediate sum bn + d is multiplied in binary multiplier 8 by P. The result of multiplication bn + dp is recorded in the counter 17 with simultaneous addition to the code coming from adder 18..

В сумматоре 18 формируется код . суммы cn^a+cn+f .Коды сп³- и еп поступают на входы сумматора со счетчиков 9 и 13 через комбинационный логический блок 19. Код коэффициента f поступает на входы суммато-. ра из регистра 15 памяти. ... ₂оIn adder 18, a code is generated. sums cn ^a + cn + f. Codes cn ³ - and еп arrive at the inputs of the adder from counters 9 and 13 through the combinational logic unit 19. The coefficient code f goes to the inputs of the total. RA from the register 15 memory. ... ₂ o

В рёверсивном счетчику 17 образуется сумма bnp+dp+cn+en+f, поступающая на схему 20 сравнения, где сравнивается с произведением с ар^ поступающим со счетчика 10. 25In the reversible counter 17, the sum bnp + dp + cn + en + f is formed, which goes to the comparison circuit 20, where it is compared with the product with ar ^ coming from the counter 10. 25

В момент равенства кодов на выходе схемы 20 сравнения формируется подключен ко входу синхронизации устройства, первый реверсивный счетчик, соединенный со схемой сравнения, выход которой является выходом устройства второй и третий реверсивные счетчики, подключенные к комбинационному логическому блоку, соединенному с сумматором, подключенным к первому регистру, четвертый реверсивный счетчик и пятый реверсивный' счетчик, соединенный с сумматором и со схемой сравнения, отличающееся тем, что, с целью расширения области применения устройства за счет вращения изображения на экране электроннолучевой трубки и упрощения устройства, оно содержит второй регистр, два элемента задержки и семь двоичных умножителей, причем первый двоичный умножитель соединен с генератором импульсов,и со вторым двоичным умножителем, подключенным к- пёрвому реверсивному счетчику и первому элементу задержки, соединенному с генератором импульсов, третий двоичный умножитель соединен с четвыходной сигнал.At the moment of equality of the codes at the output of the comparison circuit 20, the first reversible counter connected to the comparison circuit, the output of which is the device output and the second reverse counters connected to the combinational logic unit connected to the adder connected to the first register, is formed connected to the device synchronization input , a fourth reversible counter and a fifth reversible counter connected to the adder and with a comparison circuit, characterized in that, in order to expand the scope of application of the devices and due to the rotation of the image on the screen of the cathode ray tube and the simplification of the device, it contains a second register, two delay elements and seven binary multipliers, the first binary multiplier connected to the pulse generator and to the second binary multiplier connected to the first reversible counter and the first element delay connected to the pulse generator, the third binary multiplier is connected to the four-output signal.

Согласование во времени работы блоков с ходом луча имеет следующий характер. Во время обратного, хода луча по полю в сумматор 18 записывается код f, а в счетчик 14 коде?Во время обратного хода луча по строке формируется произведение сп , еп и сумма bn+d. В сумматоре 18 вычисляется en³-+en+f и записывается в счетчик 17. Во время прямого кода по строке определяется произведение ар¹²- и сумма bnp+dp+en+en+f.The coordination in time of the operation of the blocks with the course of the beam has the following character. During the return, the beam travels through the field to the adder 18, the code f is written, and the code 14 into the counter 14? In adder 18, en ³ - + en + f is calculated and written to counter 17. During direct code, the product ar ¹² - and the sum bnp + dp + en + en + f are determined from the line.

Численные значения коэффициентов а» в, с, d, е, f рассчитываются на ЭВМ и подаются на устройство.The numerical values of the coefficients a »b, c, d, e, f are calculated on a computer and fed to the device.

вертым двоичным умножителем, подключенным ко второму реверсивному счет30 чику и второму элементу задержки, пятый двоичный умножитель соединен с третьим реверсивным счетчиком, _vшестой двоичный умножитель -подключен к четвертому реверсивному счет35 чику, соединенному со вторым регистром и седьмым двоичным умножителем, подключенным к пятому реверсивному счетчику и генератору импульсов, /информационные входы первого, третье40 го,пятого и шестого двоичных умножителей, входы первого и второго регистров памяти подключены к шинам входных коэффициентов, а входы синхПо сравнению с известным в пред- ₄₅лагаемом устройстве отсутствуют цифровые квадраторы, три сумматора и группа схем сравнения, что сокращает аппаратурные затраты.Werth binary multiplier connected to the second reversing schet30 Chick and the second delay element, a fifth binary multiplier coupled to the third down counter, _v sixth binary multiplier -Connect to the fourth reversing schet35 Chick, connected to the second register and the seventh binary multiplier, connected to the fifth down counter and to a pulse generator, / information inputs of the first, third, fifth, and sixth binary multipliers, the inputs of the first and second memory registers are connected to the input coefficient buses itsientov and inputs sinhPo compared with the known in pre- Laga device _45, the digital square-three adder circuits and the comparison group, which reduces the hardware amount.

Claims

the control input and output of the horizontal sampling generator; and the control inputs of the first and second combinational logic blocks are connected to the clock inputs of the G2 device}. The disadvantage of this device is that it does not allow the formation of other shapes of conic sections other than a circle. The purpose of the invention is to expand the field of application of the device due to rotation, the image on the screen of the CRT, and the simplification of the device. The goal is achieved by the fact that in a device containing a pulse generator, the input of which is connected to the synchronization input of the device, a first reversible counter connected to the comparison circuit whose output is the output of the device, the second and third reversible counters connected to the combinational logic unit, connected to the registrar connected to the first register, a quarter reversible counter and a fifth reversible counter connected to the adder and to the comparison circuit are additionally introduced the second register tr, dw delay element and seven binary at the scissors, the first binary multiplier connected to the pulse generator and the second binary multiplier connected to the first reversible counter and the first delay element connected to the pulse generator, the third binary multiplier connected to the fourth binary the multiplier connected to the second reversible counter and the second delay element; the fifth binary multiplier is connected to the third reversing counter; the binary multiplier is connected to the fourth roar A cross counter connected to the second register and the seventh binary multiplier connected to the fifth reversible counter and pulse generator, information inputs of the nepBojo, the third, fifth and sixth binary multipliers, the inputs of the first and second memory registers are connected to the input coefficients buses, and the synchronization inputs of the third, fifth, and sixth binary multipliers, the input of the second delay element, and the control input of the combined logic unit are connected to the synchronization input of the device. The block diagram of the device shown in the drawing. The device contains a pulse generator 1, the first binary multiplier 2, the second binary multiplier 3, the third binary multiplier 4, the fourth binary multiplier 5, the fifth binary multiplier 6, the sixth binary multiplier 7, the seventh binary multiplier 8, the first reversible counter 9, the second reversing counter 10, first delay element 11, second delay element 12, third reversing counter 13, fourth reversing counter 14, first memory register 15, second memory registrar 16, fifth reversing counter 17, adder 18, combinational logic Total block 19, comparison circuit 20. The device implements the following equation with respect to the clock frequency P produced by the pulse generator 1 and the horizontal frequency p input to the third binary multiplier 4: ap + bpn + cn + dp + en + f 0 (1) where a, b, c, d , e, f are the coefficients determining the shape of the displayed figure. The calculation process is performed as follows. The pulse generator 1, controlled by television clock pulses, generates horizontal sampling clock pulses at a frequency P. The first binary multiplier 2 calculates the product ap multiplied by the second binary multiplier 3 by the clock frequency P. The result of multiplying ap is generated as a code in a reversible counter 10. To match the operation of binary multipliers 2 and 3, frequency pulses p are fed to the input of the latter through delay element 11. In the binary multiplier 4, the multiplication of the horizontal frequency η by the coefficient c is performed. The result of the multiplication SP is multiplied in binary multiplier 5 by n, and the resulting product is recorded in the reversible counter 9. Binary multiplier 6 calculates the product en recorded in the reversing counter 13. The product is calculated in binary multiplier 7 and enters one of the inputs of the reversible counter 14, the second input of which receives the code of the coefficient d stored in register 16. The resulting intermediate sum bn + d is multiplied in binary multiplier 8 by P. The result of multiplying bn + dp is fixed into the reverse counter 17 with simultaneous slab zheniem code supplied from the adder 18. In the adder 18, the code of the sum SP / cn + f is generated. The codes and en arrive at the inputs of the adder from counters 9 and 13 through the combinational logic block 19. The code of the coefficient f is fed to the inputs of the adder from the register 15 of memory. In the reversible counter 17, a sum bnp + dp + cn + en + f is generated, fed to the comparison circuit 20, where it is compared with the product from the ar arriving from the counter 10. At the time the codes are equal, the output signal is generated at the comparison circuit 20. Coordination in time of work of blocks with the course of a beam has the following character. During the return path of the beam across the field, the code f is written to the adder 18, and the code 14 is recorded into the counter 14. During the return run of the beam, the product cn en and the sum bn + d are formed over the line. In the adder 18, it is calculated and written into the counter 17. During the direct code, the c is the product of the ap2- and the sum bnp + dp + en + en + f. The numerical values of the coefficients a, b, c, d, e, f are calculated on a computer and fed to the device. Compared to what is known in the proposed device, there are no digital quadrants, three adders and a group of comparison circuits, which reduces hardware costs. The invention The device for forming a figure of a conic section on a screen of a cathode ray tube, comprising a pulse generator, whose input 16 is connected to the device synchronization input, a first reversible counter connected to a comparison circuit whose output is the output of the second and third reversible counters connected to a combinational logical block connected to the adder connected to the first register, the fourth reversible counter and the fifth reversible counter connected to the totalizer rum and with a comparison circuit, characterized in that, in order to expand the field of application of the device by rotating the image on the screen of the cathode ray tube and simplifying the device, it contains a second register, two delay elements and seven binary multipliers, the first binary multiplier connected to a pulse generator , and with the second binary multiplier connected to the first reversible counter and the first delay element connected to the pulse generator, the third binary signal is connected to the fourth binary multiplied by a spruce connected to a second reversible counter and a second delay element; a fifth binary multiplier connected to a third reversible counter; a double multiplier connected to a fourth reversing counter connected to the second register and the seventh binary multiplier connected to the terminal a reversible counter and a pulse generator, the information inputs of the first, third, fifth, and sixth binary multipliers, the inputs of the first and second memory registers are connected to the buses of the input coefficients, and s sync third, fifth and shesto- th binary multipliers, the entrance of the second delay element and the control input of the combination logic block is connected to the input of the synchronization device. Sources of information, rintye in attention at E1; spertiz 1. Patent of Great Britain No. 1296551, cl. G 06 K 15/20, published. 1971.

2. USSR author's certificate of VC No. 2142952, cl. G 06 K 15/20, 9.06,76 (prototype).