RU2020557C1

RU2020557C1 - Device for computing quick geometric conversion

Info

Publication number: RU2020557C1
Authority: RU
Inventors: В.М. Гусятин; В.А. Горбачев; Б.Д. Либероль
Original assignee: Гусятин Владимир Михайлович
Priority date: 1991-02-04
Filing date: 1991-02-04
Publication date: 1994-09-30

Abstract

FIELD: computer technology. SUBSTANCE: device has unit for setting input parameters, the second and the third coordinate conversing units, control unit, memory unit, log converter, functional converters, address formers, unit for forming line of infinitely distant points. Device permits to treat synthesized or real flat image of TV standard in real time scale. Speed of treatment doesn't depend on complexity of the image. EFFECT: improved reliability; improved efficiency. 7 cl, 7 dwg

Description

Изобретение относится к вычислительной технике, системам технического зрения, тренажерам различного назначения, а также может быть использовано в телевизионной технике. The invention relates to computing, vision systems, simulators for various purposes, and can also be used in television technology.

Известно устройство преобразования координат для геометрической коррекции изображений [1] , содержащее четыре управляемых делителя, два элемента ИЛИ, два реверсивных счетчика и блок синхронизации. A device for converting coordinates for geometric correction of images [1], containing four controllable dividers, two OR elements, two reversible counters and a synchronization unit.

Недостатками устройства являются крайне ограниченный набор геометрических преобразований: поворот и смещение точки в декартовой системе координат в плоскости изображения, а также невозможность выполнять преобразования в реальном масштабе времени. The disadvantages of the device are an extremely limited set of geometric transformations: rotation and displacement of a point in a Cartesian coordinate system in the image plane, as well as the inability to perform transformations in real time.

Наиболее близким по технической реализации к изобретению является устройство для формирования динамических изображений [2], содержащее блок задания входных параметров и синхронизации, два блока преобразования координат, формирователь управляющих импульсов, шины управляющего и выходного сигналов. Closest to the technical implementation of the invention is a device for generating dynamic images [2], containing a block for setting input parameters and synchronization, two coordinate transformation blocks, a driver of control pulses, bus control and output signals.

Недостатком устройства является также минимальный набор геометрических преобразований (афинные). The disadvantage of this device is also a minimal set of geometric transformations (affine).

Целью изобретения является устройство вычислений с расширенными возможностями геометрических преобразований (афинных и центропроективных) плоского изображения в реальном масштабе времени, обеспечивающее высокое качество изображения с большой глубиной масштабирования и высоким угловым разрешением. The aim of the invention is a computing device with advanced geometric transformations (affine and centro-projective) of a flat image in real time, providing high image quality with a large zoom depth and high angular resolution.

Цель достигается тем, что в устройство, содержащее блок задания входных параметров, два блока преобразования координат, блок памяти и блок управления, причем выход блока памяти является информационным выходом устройства, введены третий блок преобразования координат, три логарифмических преобразователя, два функциональных преобразователя, два адресных формирователя, блок формирования линии бесконечно удаленных точек, выход которого является выходом формирований линий горизонта устройства, при этом с первого по третий управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения соответственно с первого по третий кодов параметров направляющих косинуса первого, второго и третьего блоков преобразования координат, входы разрешения записи которых соединены с входами разрешения записи первого и второго адресных преобразователей и четвертым управляющим выходом блока задания входных параметров, первый информационный выход которого соединен с входами кода параметра направляющей косинуса первого, второго и третьего блоков преобразования координат, информационные выходы которых соединены с информационными входами первого, второго и третьего логарифмических преобразователей соответственно, синхровходы которых соединены с первыми синхровходами первого, второго и третьего блоков преобразования координат, синхровходами первого и второго функциональных преобразователей, первого и второго адресных преобразователей, блока формирования линии бесконечно удаленных точек и первым выходом блока управления, второй выход которого соединен с вторыми синхровходами первого, второго и третьего блоков преобразования координат, первые входы сброса которых соединены с третьим выходом блока управления, с входами сброса первого, второго и третьего логарифмических преобразователей, первого и второго функциональных преобразователей, блока формирования линии бесконечно удаленных точек, первыми входами сброса первого и второго адресных преобразователей, вторые входы сброса которых соединены с вторыми входами сброса трех блоков преобразования координат и с четвертым выходом блока управления, пятый выход которого соединен с входом блока задания входных параметров, вторые информационные выходы которого соединены с входами кодов порядка и мантиссы первого и второго адресных формирователей, выходы которых соединены с первым и вторым адресными входами блока памяти, пятый и шестой управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения кода порядка и кода мантиссы соответственно первого и второго адресных формирователей, первый и второй выходы первого и третьего логарифмических преобразователей соединены с входами целой и дробной частей первого операнда соответственно первого и второго функциональных преобразователей, входы целой и дробной частей второго операнда первого и второго функциональных преобразователей соединены с первым и вторым выходами второго логарифмического преобразователя, первый и второй выходы первого и второго функциональных преобразователей соединены с входами первого и второго операндов соответственно первого и второго адресных формирователей, выход знакового разряда первого и третьего блоков преобразования координат соединены с входами знака первого операнда первого и второго адресных формирователей соответственно, выход знакового разряда второго блока преобразования координат соединен с входами знака второго операнда первого и второго адресных формирователей, информационный вход блока формирования линий бесконечно удаленных точек соединен с информационным выходом второго блока преобразования координат. The goal is achieved by the fact that in the device containing the input parameter setting unit, two coordinate conversion units, a memory unit and a control unit, the output of the memory unit being the device information output, a third coordinate conversion unit, three logarithmic converters, two functional converters, two addressable the shaper, a block for forming a line of infinitely distant points, the output of which is the output of the formation of the horizon lines of the device, while the first to third control outputs The input parameter setting blocks are connected to the tracking signal inputs, respectively, from the first to the third parameter codes of the cosine guides of the first, second, and third coordinate transformation blocks, whose recording permission inputs are connected to the recording permission inputs of the first and second address converters and the fourth control output of the input parameter setting block , the first information output of which is connected to the inputs of the code parameter of the guide cosine of the first, second and third blocks of the transform coordinates, the information outputs of which are connected to the information inputs of the first, second and third logarithmic converters, respectively, the clock inputs of which are connected to the first synchro inputs of the first, second and third blocks of coordinate conversion, the clock inputs of the first and second functional converters, the first and second address converters, the line forming unit infinitely remote points and the first output of the control unit, the second output of which is connected to the second clock inputs of the first, of the second and third coordinate transformation blocks, the first reset inputs of which are connected to the third output of the control unit, with the reset inputs of the first, second and third logarithmic converters, the first and second functional converters, the line forming unit for infinitely remote points, the first reset inputs of the first and second address converters the second reset inputs of which are connected to the second reset inputs of three coordinate transformation units and to the fourth output of the control unit, the fifth output of which connected to the input of the input parameter setting block, the second information outputs of which are connected to the inputs of the order and mantissa codes of the first and second address formers, the outputs of which are connected to the first and second address inputs of the memory block, the fifth and sixth control outputs of the input parameter setting block are connected to the signal inputs tracking code order and mantissa code, respectively, of the first and second address formers, the first and second outputs of the first and third logarithmic converters are connected to the inputs of the integer and fractional parts of the first operand of the first and second functional converters, the inputs of the integer and fractional parts of the second operand of the first and second functional converters are connected to the first and second outputs of the second logarithmic converter, the first and second outputs of the first and second functional converters are connected to the inputs of the first and the second operands of the first and second address formers, respectively, the sign output of the first and third conversion blocks coordinates are connected to the sign inputs of the first operand of the first and second address formers, respectively, the sign output of the second operand of the first and second address formers is connected to the inputs of the sign of the second operand of the first and second address formers, the information input of the line forming unit of infinitely remote points is connected to the information output of the second coordinate conversion unit.

Блок преобразования координат содержит комбинационный сумматор, первую и вторую схемы ИЛИ, элемент НЕ, комбинационный узел, элемент задержки, а также первый, второй, третий и четвертый регистры, причем первый синхровход блока соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом блока, выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора, вход кода параметра направляющей косинуса блока соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом блока и с первым входом комбинационного узла, первый вход сброса блока соединен с входом установки в ноль первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ, вход которого соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом блока, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса блока, вход сигнала сопровождения второго параметра направляющей косинуса соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в ноль которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса блока, выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра, выход второго элемента ИЛИ соединен с входом разрешения приема третьего регистра, выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. The coordinate transformation unit contains a combinational adder, the first and second OR circuits, the NOT element, the combinational node, the delay element, as well as the first, second, third and fourth registers, the first clock input of the block being connected to the first input of the first OR element, the output of which is connected to the input write permissions of the first register, the information input of which is connected to the information input of the second register and the output of the combination combiner, the first information input of which is connected through the editing OR to the outputs of the first o and the second registers and the information output of the block, the outputs of the third and fourth registers through the wiring OR are connected to the second information input of the combination adder, the input of the parameter parameter of the guide cosine of the block is connected to the information inputs of the third and fourth registers, the recording permission inputs of which are connected to the same input of the block and with the first input of the combination node, the first input of the block reset is connected to the input of the zero to the first register, the output inhibit input of which is connected to the same name the input of the third register and the output of the element NOT, the input of which is connected to the inputs of the inhibition of the outputs of the second and fourth registers, the second input of the combination node and the second clock input of the block, the input of the signal of the tracking of the first parameter of the cosine guide which is connected to the third input of the combination node and the first input of the second element OR the second input of which is connected to the input of the signal of the accompaniment of the third parameter of the guide cosine of the block, the input of the signal of the accompaniment of the second parameter of the guide of the cosine connected to the fourth input of the combination node and the input enable input of the fourth register, the zero input of which is connected to the same inputs of the second and third registers and the second input of the block reset, the output of the combination node is connected to the input of the delay element, the output of which is connected to the second input of the first element OR and the input enable recording of the second register, the output of the second OR element is connected to the input permission reception of the third register, the output of the sign discharge of the unit is connected through the wiring OR to the outputs and high order of the first and second registers.

Логарифмический преобразователь содержит входной регистр, два промежуточных регистра, блок управления сдвигом, блок сдвига аргумента, блок задержки, блок памяти, блок элементов НЕ и комбинационный сумматор, причем информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом блока сдвига аргумента и входом блока управления сдвигом, выход которого соединен с информационным входом блока задержки и с входом блока управления сдвигом аргумента, выход которого соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом второго промежуточного регистра, выходы опорного значения функции логарифма и поправки которого соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя, вторым выходом которого является выход блока элементов НЕ, вход которого соединен с выходом блока задержки, вход установки в ноль которого соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. The logarithmic converter contains an input register, two intermediate registers, a shift control block, an argument shift block, a delay block, a memory block, a block of elements NOT and a combinational adder, the information input of the converter being connected to the information input of the input register, the output of which is connected to the information input of the shift block the argument and the input of the shift control unit, the output of which is connected to the information input of the delay unit and with the input of the shift control unit of the argument, the output of which is connected nen with the information input of the first intermediate register, the output of which is connected to the address input of the memory block, the output of which is connected to the information input of the second intermediate register, the outputs of the reference value of the logarithm function and the corrections of which are connected respectively to the first and second information inputs of the Raman adder, the output of which is the first the output of the converter, the second output of which is the output of the block of elements NOT, the input of which is connected to the output of the delay block, the input to the zero of which is connected to the same inputs of the first and second intermediate registers, the input register and the reset input of the converter, the sync input of which is connected to the sync inputs of the input register and the first and second intermediate registers.

Функциональный преобразователь содержит четыре регистра, блок памяти, два комбинационных сумматора, причем входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров, информационные входы которых соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого, второго, третьего и четвертого регистров, входы установки в ноль которых соединены с входом сброса преобразователя, выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора, выход которого соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. The functional converter contains four registers, a memory unit, two combinational adders, the inputs of the integer part of the first and second operands of the converter connected to the first and third information inputs of the first combinational adder, the second and fourth information inputs of which are connected to the outputs of the first and second registers, the information inputs of which connected to the inputs of the fractional part of the first and second operands of the Converter, the sync input of which is connected to the recording permission inputs of the first, second of the third, fourth and fourth registers, the zero input of which is connected to the reset input of the converter, the output of the fractional part of the first combination adder is connected to the information input of the third register, the output of which is connected to the address input of the memory block, the output of which is connected to the information input of the fourth register, outputs functions and corrections of which are connected to the first and second information inputs of the second combination adder, the output of which is connected to the first output of the converter, the second output to orogo connected to the output of an entire portion of the first adder combination.

Адресный формирователь содержит семь регистров, блок сдвига, узел формирования знака, узел задержки, два комбинационных сумматора, причем вход первого операнда формирователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, а вход управления сдвигом которого соединен с выходом второго регистра, выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки первого, шестого, пятого и третьего регистров и входом синхронизации формирователя, первый вход сброса которого соединен с входами установки в ноль первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знаков, первый и второй входы которого соединены с входами знаков первого и второго операндов формирователя, вход второго операнда которого соединен с информационным входом третьего регистра, вход кода параметра и мантиссы формиpователя соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи формирователя, второй вход сброса которого соединен с входами установки в ноль четвертого и седьмого регистров, входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно, выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки, выход второго комбинационного сумматора является выходом формирователя. The address driver contains seven registers, a shift unit, a sign forming unit, a delay unit, two combiners, the input of the first operand of the driver being connected to the information input of the first register, the output of which is connected to the information input of the shift unit, and the input of the shift control of which is connected to the output of the second register, the outputs of the third and fourth registers are connected to the first and second information inputs of the first combination adder, the output of which is connected to the information input fifth the first register, the output of which is connected to the information input of the second register, the recording enable input of which is connected to the same inputs of the delay node of the first, sixth, fifth and third registers and the synchronization input of the shaper, the first reset input of which is connected to the installation inputs to zero of the first, second, third , the fifth and sixth registers and the delay node, the information input of which is connected to the output of the sign-forming unit, the first and second inputs of which are connected to the inputs of the signs of the first and second operands of the forms The driver, the input of the second operand of which is connected to the information input of the third register, the input of the parameter code and the mantissa of the driver is connected to the information inputs of the fourth and seventh registers, whose write enable inputs are connected to the write enable input of the driver, the second reset input of which is connected to the settings of the fourth to zero and the seventh registers, the inputs of the signals of the tracking code of the order and the mantissa code of the converter are connected to the inputs of the reception permission of the fourth and seventh registers respectively etstvenno, shear block output is connected to the data input of the sixth register, the outputs of the sixth and seventh registers are connected to the first and second data inputs of the second adder combination, the third information input delay unit connected to the output, the output of the second adder is the output of the Raman shaper.

Блок формирования линии бесконечно удаленных точек содержит входной регистр, дешифратор нуля и узел задержки, выход которого является выходом блока, информационный вход которого соединен с информационным входом входного регистра, выход которого соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки, вход разрешения записи которого соединен с одноименным входом входного регистра и входом синхронизации блока, вход сброса которого соединен с входом установки в ноль входного регистра и узла задержки. The block for forming the line of infinitely remote points contains an input register, a zero decoder and a delay unit, the output of which is the output of the unit, the information input of which is connected to the information input of the input register, the output of which is connected to the input of the zero decoder, the output of which is connected to the information input of the delay unit, input write permissions of which are connected to the input of the input register of the same name and the synchronization input of the block, the reset input of which is connected to the installation input to zero of the input register and the back node rzhki.

Блок управления содержит узел синхронизации, триггер, два элемента задержки, три узла формирования импульсов и элемент И, причем первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока, второй выход узла синхронизации соединен с входом установки в ноль триггера, с входами первых элементов задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки, выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов, первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И, первый и второй входы которого соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно. The control unit contains a synchronization unit, a trigger, two delay elements, three pulse shaping units and an And element, the first output of the synchronization unit being connected to the clock input of the trigger, the output of which is the first output of the unit, the second output of the synchronization unit is connected to the installation input to zero trigger, with the inputs of the first delay elements and the pulse forming unit, the third output of the synchronization unit is connected to the inputs of the second pulse forming unit and the delay element, the output of the first delay element is connected to the house of the third pulse forming unit, the output of which is the second output of the block, the third output of which is the output of the first pulse forming unit, the first output of the second pulse forming unit is connected to the fourth output of the unit, the fifth output of which is connected to the output of the And element, the first and second inputs of which are connected with the second output of the second node forming pulses and the second delay element, respectively.

Анализ известных технических решений в исследуемой области позволяет сделать вывод об отсутствии в них признаков, сходных с существенными отличительными признаками в изобретении, что позволяет сделать вывод о соответствии критерию "Существенные отличия". Analysis of the known technical solutions in the studied area allows us to conclude that they lack features similar to the essential distinguishing features in the invention, which allows us to conclude that the criterion of "Significant differences" is met.

Для построения изображения в реальном масштабе времени требуется обеспечить проведение центропроективного преобразования, сводящегося к вычислению координат проекции элемента экрана на предметную плоскость. Анализ известных соотношений центропроективных преобразований (Четверухин Н.Ф. Проективная геометрия. Министерство просвещения РСФСР. М., 1961, с.360) показал, что для проведения вычислений в реальном масштабе времени с заданной глубиной масштабирования и требуемым угловым разрешением необходимо преобразовать эти соотношения в вид
X=X₀-Y

(1)
Z=Z₀-Y

(2) где X_o, Z_o, Y_o - координаты центра проекции в декартовой "земной" системе координат; S_ij - направляющие косинусы для связанной с летательным аппаратом системы координат (Доброленский Ю.П. и др. Автоматика управляемых снарядов. М.: Оборониз, 1963, с.548); Х_э, Z_э - текущие координаты экрана, формируемые в процессе развертки телевизионного растра.To construct an image in real time, it is necessary to carry out a centro-projective transformation, which is reduced to calculating the coordinates of the projection of the screen element on the subject plane. An analysis of the known relations of centro-projective transformations (Chetverukhin NF Projective geometry. Ministry of Education of the RSFSR. M., 1961, p. 360) showed that in order to carry out calculations in real time with a given scaling depth and the required angular resolution, it is necessary to convert these relations into view
X = X ₀ -Y

(1)
Z = Z ₀ -Y

(2) where X _o , Z _o , Y _o - coordinates of the center of the projection in the Cartesian "earth" coordinate system; S _ij - directional cosines for the coordinate system associated with the aircraft (Yu.P. Dobrolensky et al. Automation of guided projectiles. M: Oboroniz, 1963, p. 548); X _e , Z _e - the current coordinates of the screen, formed in the process of scanning a television raster.

Структура соотношений (1, 2) обеспечивает достижение цели, так как известные формулы центропроективных преобразований представлены таким образом, что, во-первых, из общего набора параметров выделены "медленные" параметры: Х_о, Z_o, Y_o, S_ij, постоянные в пределах одного кадра изображения, вычисление которых осуществляется минимальными средствами универсальной вычислительной техники (микроЭВМ), а следовательно, и стоимости, а также "быстрые" параметры: дроби в формулах (1, 2), которые вычисляются в темпе прорисовки отдельных пикселов с помощью спецпроцессора согласно изобретению. Во-вторых, в них выделены члены, требования к точности вычисления которых, исходя из общих требований к качеству изображения, оказываются различными. Так, величины X_o, Z_o, Y_o и S_ij для обеспечения большого объема пространства при маневрировании летательного аппарата с требуемой точностью следует брать с большим числом разрядов (20-24 разряда). В то же время вычисление наиболее трудоемкой и длинной во времени операции деления возможно вести с относительной точностью 2^-13, соответствующей угловому разрешению глаза.The structure of relations (1, 2) ensures the achievement of the goal, since the well-known formulas of centro-projective transformations are presented in such a way that, firstly, “slow” parameters are allocated from the general set of parameters: X _o , Z _o , Y _o , S _ij , constants within one frame of the image, the calculation of which is carried out by the minimum means of universal computer technology (microcomputers), and consequently, of the cost, as well as the “fast” parameters: fractions in formulas (1, 2), which are calculated at the rate of drawing individual pixels with the help of tsprotsessora invention. Secondly, members are identified in them, the requirements for the accuracy of calculation of which, based on the general requirements for image quality, are different. So, the values of X _o , Z _o , Y _o and S _ij to ensure a large amount of space when maneuvering the aircraft with the required accuracy should be taken with a large number of discharges (20-24 discharges). At the same time, it is possible to calculate the most time-consuming and time-consuming division operation with a relative accuracy of 2 ^-13 , corresponding to the angular resolution of the eye.

Для решения поставленной задачи с помощью обычной ЭВМ понадобилась бы мощность ЭВМ порядка 0,5 млрд. операций в секунду, что соответствует параметрам наиболее мощных и дорогостоящих суперЭВМ. To solve this problem using a conventional computer, a computer power of the order of 0.5 billion operations per second would be needed, which corresponds to the parameters of the most powerful and expensive supercomputers.

Из формул (1 и 2) получают выражения для координат проекции элемента экрана на предметную плоскость, которые реализуются спецпроцессором. Для этого соотношения (1 и 2) преобразуют в вид
X=X₀-2

2

(3)
Z=Z₀-2

2

(4) где а, с - числители; b - знаменатель дробей выражений (1, 2); P_Yo - двоичный порядок Y_о (мантисса Y_о введена в коэффициенты S_ij дробей выражений (1, 2)).From formulas (1 and 2), expressions are obtained for the coordinates of the projection of the screen element on the subject plane, which are implemented by a special processor. For this, relations (1 and 2) are transformed into the form
X = X ₀ -2

2

(3)
Z = Z ₀ -2

2

(4) where a, c are numerators; b - denominator of fractions of expressions (1, 2); P _Yo is the binary order Y _о (the mantissa Y _{о is} introduced into the coefficients S _{ij of} fractions of expressions (1, 2)).

Значение функции логарифма числа (е) может быть вычислено следующим образом:
log₂I e I = d_e + log₂l_m (5) где d_e - целая часть логарифма; e_m - дробная часть числа е.The value of the logarithm function of the number (e) can be calculated as follows:
log ₂ I e I = d _e + log ₂ l _m (5) where d _e is the integer part of the logarithm; e _m is the fractional part of the number e.

В этом случае очевидными являются следующие преобразования:
2

= 2^d2^k (6) где d - целая часть; k - дробная часть разности логарифмов.In this case, the following transformations are obvious:
2

= 2 ^d 2 ^k (6) where d is the integer part; k is the fractional part of the difference of the logarithms.

Окончательно соотношения (3) и (4) представляют следующим образом:
X=X₀-2

2

(7)
Z= Z₀-2

2

(8) Структура спецпроцессора фактически отражает структуру соотношений (7) и (8) центропроективных преобразований.Finally, relations (3) and (4) are as follows:
X = X ₀ -2

2

(7)
Z = Z ₀ -2

2

(8) The structure of the special processor actually reflects the structure of the relations (7) and (8) of the centro-projective transformations.

На фиг.1 представлена структурная схема устройства для вычисления быстрых геометрических преобразований; на фиг.2 представлен вариант схемотехнической реализации блока преобразования координат; на фиг.3 - логарифмического преобразователя; на фиг. 4 - функционального преобразователя; на фиг.5 - адресного формирователя; на фиг.6 - блока формирования линий бесконечно удаленных точек; на фиг.7 - блока управления. Figure 1 presents the structural diagram of a device for calculating fast geometric transformations; figure 2 presents a variant of the circuit implementation of the coordinate transformation unit; figure 3 - logarithmic Converter; in FIG. 4 - functional converter; figure 5 - address shaper; figure 6 - block forming lines of infinitely distant points; Fig.7 - control unit.

Устройство (фиг. 1) содержит блок 1 задания входных параметров (БЗВП), блок 2 управления, первый 3, второй 4 и третий 5 блоки преобразования координат (БПК), первый 6, второй 7 и третий 8 логарифмические преобразователи, первый 9 и второй 10 функциональные преобразователи, первый 11 и второй 12 адресные формирователи (АФ), блок 13 формирования линии бесконечно удаленных точек (БФЛТ), блок 14 памяти. The device (Fig. 1) contains a unit 1 for setting input parameters (BZVP), a control unit 2, the first 3, second 4 and third 5 coordinate transformation units (BOD), the first 6, second 7 and third 8 logarithmic converters, the first 9 and second 10 functional converters, the first 11 and second 12 addressable formers (AF), block 13 forming the line of infinitely remote points (BFLT), block 14 of the memory.

В блоке 2 управления синхрогенератор вырабатывает стандартные телевизионные сигналы и формирует импульсы с частотой, задающей моменты формирования пикселов по строке (выход 1), строчные гасящие импульсы - СГИ (выход 2) и кадровые гасящие импульсы - КГИ (выход 3). In the control unit 2, the sync generator generates standard television signals and generates pulses with a frequency that specifies the moments of the formation of pixels per line (output 1), lower-case blanking pulses - SGI (output 2) and frame blanking pulses - KGI (output 3).

БЗВП предназначен для пересылки (по информационным выходам 1 и 2) за время гашения кадра параметров, постоянных в пределах одного кадра; S_ij в первый 3, второй 4 и третий 5 БПК, а также X_o, Z_o и P_Yo в первый 11 и второй 12 АФ. Синхронизация пересылки осуществляется с помощью управляющих сигналов (управляющие выходы 1-6).BZVP is intended for transfer (via information outputs 1 and 2) during the blanking period of a frame of parameters that are constant within one frame; S _ij in the first 3, second 4 and third 5 BOD, as well as X _o , Z _o and P _Yo in the first 11 and second 12 AF. Forwarding synchronization is carried out using control signals (control outputs 1-6).

В основу организации структуры устройства положен параллельно-конвейерный принцип. Три одинаковые ветви (блоки 3, 6; 4, 7 и 5, 8) параллельно ведут вычисление эквивалентных соотношений типа S_i1Х_э+ Si₂Z_э + Si₃; log₂ (S_i1X_э + S_i2Z_э + S_i3). Две одинаковые ветви (блоки 9, 11 и 10, 12) параллельно ведут вычисление адресов блока памяти соответственно по формулам (7, 8). Каждая ветвь имеет конвейерную структуру, темп которой задается синхроимпульсами блока управления.The organization of the device structure is based on the parallel-conveyor principle. Three identical branches (blocks 3, 6; 4, 7, and 5, 8) simultaneously calculate equivalent ratios of the type S _i1 X _e + Si ₂ Z _e + Si ₃ ; log ₂ (S _i1 X _e + S _i2 Z _e + S _i3 ). Two identical branches (blocks 9, 11 and 10, 12) simultaneously calculate the addresses of the memory block, respectively, according to formulas (7, 8). Each branch has a conveyor structure, the pace of which is set by the synchronization pulses of the control unit.

Работу устройства рассмотрим с момента появления на втором и третьем выходах синхрогенератора соответственно СГИ и КГИ. При этом блок управления формирует импульсы "Сброс СГИ" и "Сброс КГИ", которые устанавливают устройство в исходное состояние, а также "Обмен", который инициирует передачу параметров из БЗВП. Каждый параметр, выставляемый БЗВП на выходных информационных шинах 1 и 2, сопровождается парой управляющих сигналов по управляющим выходам: первый устанавливает по входу соответствующий регистр в режим "Прием", второй снихросигнал "Запись" поступает на синхровходы всех регистров, предназначенных для хранения параметров, обеспечивая их запись в регистры. По окончании действия КГИ блок управления начинает выдавать на одном из своих выходов серию синхроимпульсов, управляющих вычислительным конвейером в устройстве. Частота этих синхроимпульсов соответствует темпу прорисовки пикселов на экране телевизионного приемника. На каждый синхроимпульс на выходе блока памяти появляется информация, соответствующая пикселу экрана. После отображения очередной строки синхрогенератор вырабатывает СГИ, который инициирует выработку блоком управления сигнала "Сброс СГИ", который устанавливает узлы устройства в состояние, соответствующее началу строки, а затем формирование кадра заканчивается появлением на выходах 2 и 3 синхрогенератора соответственно СГИ и КГИ. We will consider the operation of the device from the moment the synchro-generator appears on the second and third outputs, respectively, of the SGI and KGI. At the same time, the control unit generates pulses "Reset GIS" and "Reset KGI", which set the device to its initial state, as well as "Exchange", which initiates the transfer of parameters from the BZVP. Each parameter set by the BZVP on the output information buses 1 and 2 is accompanied by a pair of control signals for the control outputs: the first sets the corresponding register to the “Receive” mode at the input, the second “Record” signal goes to the sync inputs of all the registers designed to store the parameters, providing their record in registers. At the end of the KGI action, the control unit begins to issue a series of clock pulses at one of its outputs that control the computing pipeline in the device. The frequency of these clocks corresponds to the rate at which pixels are drawn on the television screen. For each clock pulse, information corresponding to the screen pixel appears at the output of the memory block. After displaying the next line, the sync generator generates a GIS, which initiates the generation of a signal “Reset GIS” by the control unit, which sets the device nodes to the state corresponding to the beginning of the line, and then the formation of the frame ends with the appearance of the sync generator at the outputs 2 and 3 of the GIS and CGI.

В предлагаемом устройстве БПК содержит (фиг.2) комбинационный сумматор 15, комбинационный узел 16, элемент 17 задержки, первый 18 и второй 19 элементы ИЛИ, элемент НЕ 20, а также первый 21, второй 22, третий 23 и четвертый 24 регистры. Входы 1, 2, 3 являются входами сигнала сопровождения первого, второго и третьего параметров направляющего косинуса, вход 4 - входом разрешения записи, вход 5 - первым синхровходом, вход 7 - первым входом сброса в ноль, вход 8 - вторым входом сброса в ноль, вход 9 - входом кода параметра направляющего косинуса. In the proposed device, the BOD contains (FIG. 2) a combiner 15, a combinational assembly 16, a delay element 17, a first 18 and a second 19 OR elements, a NOT element 20, as well as a first 21, a second 22, a third 23 and a fourth 24 registers. Inputs 1, 2, 3 are inputs of the tracking signal of the first, second and third parameters of the direction cosine, input 4 is the write enable input, input 5 is the first sync input, input 7 is the first reset input to zero, input 8 is the second reset input to zero, input 9 - the input of the parameter code of the guide cosine.

Первый синхровход БПК соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра. Информационный вход последнего соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом БПК. Выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора. Вход кода параметра направляющей косинуса БПК соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом БПК и с первым входом комбинационного узла. Первый вход сброса БПК соединен с входом установки в ноль первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ. Вход элемента НЕ соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом БПК, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса БПК. Вход сигнала сопровождения второго параметра направляющей косинуса соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в ноль которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса БПК. Выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра. Выход второго элемента ИЛИ соединен с входом разрешения приема третьего регистра. Выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. The first BOD sync input is connected to the first input of the first OR element, the output of which is connected to the write enable input of the first register. The information input of the latter is connected to the information input of the second register and the output of the combinational adder, the first information input of which through the wiring OR is connected to the outputs of the first and second registers and the information output of the BOD. The outputs of the third and fourth registers through the wiring OR are connected to the second information input of the combinational adder. The input of the parameter code of the BOS cosine guide is connected to the information inputs of the third and fourth registers, the recording permission inputs of which are connected to the BOD input of the same name and to the first input of the combination node. The first input of the BOD reset is connected to the input of the installation to zero of the first register, the output inhibit input of which is connected to the same input of the third register and the output of the element NOT. The input of the element is NOT connected to the inputs of the inhibition of the outputs of the second and fourth registers, the second input of the Raman node and the second clock input of the BOD, the input of the tracking signal of the first parameter of the cosine guide is connected to the third input of the Raman node and the first input of the second OR element, the second input of which is connected to the signal input tracking the third parameter of the BOS cosine guide. The input signal of the accompaniment of the second parameter of the guide of the cosine is connected to the fourth input of the combination node and the input enable reception of the fourth register, the input of the zero of which is connected to the same inputs of the second and third registers and the second input of the reset BOD. The output of the Raman assembly is connected to the input of the delay element, the output of which is connected to the second input of the first OR element and to the write enable input of the second register. The output of the second OR element is connected to the input permission reception of the third register. The output of the sign discharge of the block is connected through the wiring OR with the outputs of the senior bits of the first and second registers.

БПК предназначен для вычисления выражения S_i1X_э + S_i2Z_э + S_i3, содержащегося в дробях соотношений (1 и 2).BOD is designed to calculate the expression S _i1 X _e + S _i2 Z _e + S _i3 contained in fractions of relations (1 and 2).

Комбинационная схема по входу реализует следующую функцию:
f=Bx.2∨Bx.1(

)
Схема работает следующим образом. Первый 21 и второй 22 регистры установлены постоянно в режим "прием". При отсутствии сигнала на шестом входе первый и третий 23 регистры находятся в режиме "разрешение выходов", а второй и четвертый 24 - "запрещение выходов" (в третьем или Z-состоянии). Работу БПК рассмотрим с момента поступления на седьмой и восьмой входы импульсов соответственно "Сброс СГИ" и "Сброс КГИ", вырабатываемых блоком управления. Эти импульсы устанавливают все регистры БПК в нулевое состояние и подготавливают БПК к приему параметров из БЗВП. Первым на девятый вход поступает в параллельном коде значение коэффициенты S_i3, затем на третий вход из БЗВП поступает сигнал сопровождения S_i3, устанавливающий третий регистр по входу в режим "прием". После этого на четвертый вход из БЗВП поступает синхросигнал "Запись", осуществляющий запись параметра S_i3 в третий регистр, а через комбинационный сумматор в первый и второй регистры. После записи параметра S_i3 на девятый вход подается код параметра S_i1, который записывается в третий регистр после подачи из БЗВП на первый вход сигнала сопровождения S_i1, а на четвертый вход синхросигнала "Запись". Последним в четвертый регистр передается параметр S_i2, для этого БЗВП выставляет на девятый вход код S_i2, затем на второй вход сигнал сопровождения S_i2, а на четвертый вход синхросигнал "Запись".The input combination circuit implements the following function:
f = Bx.2∨Bx.1 (

)
The scheme works as follows. The first 21 and second 22 registers are permanently set to receive mode. If there is no signal at the sixth input, the first and third 23 registers are in the "output resolution" mode, and the second and fourth 24 are in the "output inhibit" mode (in the third or Z-state). Consider the work of the BOD from the moment of receipt of pulses at the seventh and eighth inputs, respectively, "Reset GIS" and "Reset KGI" generated by the control unit. These pulses set all the BOD registers to zero and prepare the BOD to receive parameters from the BZVP. The coefficients S _{i3 are the} first to enter the ninth input in the parallel code, then the accompaniment signal S _i3 is received to the third input from the BZWP, which sets the third register upon entering the “receive” mode. After that, the “Record” clock signal is fed to the fourth input from the BZWP, which writes parameter S _i3 to the third register, and through the combiner adder to the first and second registers. After the parameter S _{i3 is} written to the ninth input, the parameter code S _i1 is supplied, which is recorded in the third register after the tracking signal S _{i1 is} supplied from the BWP to the first input, and the recording signal is sent to the fourth input of the clock signal. The last parameter to the fourth register is the parameter S _i2 , for this the BZWP sets the code S _i2 to the ninth input, then the tracking signal S _i2 to the second input, and the “Record” clock signal to the fourth input.

Далее из блока управления на пятый вход поступает серия из n синхроимпульсов С1 (n - число пикселов в строке). При поступлении j-го импульса в первый регистр записывается сумма jS_i1 + S_i3. После поступления последнего импульса этой серии, т. е. по окончании прорисовки последнего пиксела в очередной l-й строке, на седьмой вход из блока управления поступает импульс "Сброс СГИ", обнуляющий первый регистр. Затем на шестой вход из блока управления поступает импульс С2, который переводит первый и третий регистры в состояние "запрещение выходов", а второй и четвертый - "разрешение выходов". Кроме этого, импульс С2 осуществляет запись в первый и второй регистры lS_i2 + S_i3.Then, from the control unit, the fifth input receives a series of n clock pulses C1 (n is the number of pixels in a row). When the jth pulse arrives, the sum jS _i1 + S _{i3 is} written in the first register. After the last pulse of this series arrives, that is, after the last pixel has been drawn in the next l-th line, the “Reset SGI” pulse is reset to the seventh input from the control unit, resetting the first register. Then, a pulse C2 arrives at the sixth input from the control unit, which transfers the first and third registers to the "output prohibition" state, and the second and fourth - "output resolution". In addition, pulse C2 writes to the first and second registers lS _i2 + S _i3 .

Теперь при поступлении на пятый вход j-го импульса из очередной серии из n синхроимпульсов в первом регистре формируется сумма jS_i1 + lS_i2 + S_i3. Полный цикл работы БПК завершается по достижении j = n, l = m, где m - число телевизионных строк в кадре, и приходе импульсов "Сброс СГИ" и "Сброс КГИ", устанавливающих БПК в исходное состояние.Now, when the jth pulse arrives at the fifth input from the next series of n clock pulses, the sum jS _i1 + lS _i2 + S _i3 is formed in the first register. The full cycle of the BOD operation is completed when j = n, l = m is reached, where m is the number of television lines in the frame and the pulses “Reset GIS” and “Reset KGI” arrive, which set the BOD to its initial state.

Логарифмический преобразователь содержит (фиг.3) комбинационный сумматор 25, входной регистр 26, схему 27 управления блоком сдвига аргумента (СУБСА), блок 28 сдвига аргумента (БСА), элемент 29 задержки, первый 30 и второй 33 промежуточные регистры, блок 31 элементов НЕ и постоянное запоминающее устройство (ПЗУ) 32, вход 1 является информационным входом, вход 2 - синхровходом, вход 3 - входом сброса. The logarithmic converter contains (Fig. 3) a combiner adder 25, an input register 26, an argument shift block control circuit (SUBSA) 27, an argument shift block 28 (BSA), a delay element 29, the first 30 and second 33 intermediate registers, the block 31 of the NOT elements and read only memory (ROM) 32, input 1 is an information input, input 2 is a sync input, input 3 is a reset input.

Информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом БСА и входом СУБСА. Выход последнего соединен с информационным входом элемента задержки и с входом БСА, выход которого соединен с информационным входом первого промежуточного регистра. Выход первого регистра соединен с адресным входом ПЗУ, выход которого соединен с информационным входом второго промежуточного регистра. Выходы опорного значения функции логарифма и поправки второго регистра соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя. Вторым выходом преобразователя является выход блока элементов НЕ, вход которого соединен с выходом элемента задержки. Вход установки в ноль элемента задержки соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. The information input of the converter is connected to the information input of the input register, the output of which is connected to the information input of the BSA and the input of the SMSA. The output of the latter is connected to the information input of the delay element and to the input of the BSA, the output of which is connected to the information input of the first intermediate register. The output of the first register is connected to the address input of the ROM, the output of which is connected to the information input of the second intermediate register. The outputs of the reference value of the logarithm function and the correction of the second register are connected respectively to the first and second information inputs of the combinational adder, the output of which is the first output of the converter. The second output of the converter is the output of the block of elements NOT, the input of which is connected to the output of the delay element. The zero input of the delay element is connected to the inputs of the first and second intermediate registers of the same name, the input register and the reset input of the converter, the sync input of which is connected to the sync inputs of the input register and the first and second intermediate registers.

Логарифмический преобразователь осуществляет аппаратную реализацию функции двоичного логарифма, которая используется для вычисления (3, 4). Он работает следующим образом. Сигналом "Сброс СГИ", поступающим из блока управления на третий вход, все регистры преобразователя устанавливаются в нулевое состояние. На первый вход из БПК в параллельном коде поступает число, которое по импульсу серии С1 записывается во входной регистр 26. С выхода входного регистра это число поступает на БСА 28 и на СУБСА 27. На выходе СУБСА формируется двоичный код управления БСА. Фактически БСА и СУБСА формируют в первом промежуточном регистре 30 числа l_m (5). Из ПЗУ 32 в соответствии со значением l_m осуществляется выборка опорного значения функции логарифма и ее поправки. Значения этих величин записываются во второй промежуточный регистр 33 и суммируются в сумматор 25, на выходе которого образуется значение log2l_m с требуемой точностью. Параллельно СУБСА блок 31 элементов НЕ формируют d_e + Δ d, где Δ d = = 19. Элемент задержки обеспечивает одновременное появление информации на первом и втором выходах преобразователя.The logarithmic converter implements a hardware implementation of the binary logarithm function, which is used to calculate (3, 4). It works as follows. The signal "Reset SGI" coming from the control unit to the third input, all the converter registers are set to zero. In the parallel code, a number is received at the first input from the BOD in a parallel code, which is written to the input register 26 by the pulse of the C1 series. From the output of the input register, this number goes to BSA 28 and to SUBSA 27. The BSA binary control code is generated at the output of SUBSA. In fact, BSA and SUBSA form in the first intermediate register 30 the numbers l _m (5). From the ROM 32 in accordance with the value of l _m the selection of the reference value of the logarithm function and its correction. The values of these quantities are recorded in the second intermediate register 33 and added to the adder 25, at the output of which the value log2l _{m is} generated with the required accuracy. At the same time, the SUBSA unit 31 of the elements DOES NOT form d _e + Δ d, where Δ d = = 19. The delay element ensures the simultaneous appearance of information on the first and second outputs of the converter.

Функциональный преобразователь содержит блок 34 памяти, первый 35, второй 36, третий 37, четвертый 38 регистры (фиг.4), первый 39 и второй 40 комбинационные сумматоры, входы 1, 4 - входы целой части первого и второго операндов, входы 2, 5 - входы дробной части первого и второго операндов, вход 3 - синхровход, вход 4 - вход сброса. The functional Converter contains a memory unit 34, the first 35, the second 36, the third 37, the fourth 38 registers (figure 4), the first 39 and second 40 combinational adders, inputs 1, 4 - inputs of the integer part of the first and second operands, inputs 2, 5 - inputs of the fractional part of the first and second operands, input 3 - sync input, input 4 - input reset.

Входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров. Информационные входы первого и второго регистров соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого, второго, третьего и четвертого регистров. Входы установки в ноль последних соединены с входом сброса преобразователя. Выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти. Выход блока памяти соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора. Выход второго сумматора соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. The inputs of the integer part of the first and second operands of the converter are connected to the first and third information inputs of the first combination adder, the second and fourth information inputs of which are connected to the outputs of the first and second registers. The information inputs of the first and second registers are connected to the inputs of the fractional part of the first and second operands of the converter, the sync input of which is connected to the recording permission inputs of the first, second, third and fourth registers. The zero inputs of the latter are connected to the reset input of the converter. The output of the fractional part of the first combination adder is connected to the information input of the third register, the output of which is connected to the address input of the memory block. The output of the memory unit is connected to the information input of the fourth register, the outputs of the function and corrections of which are connected to the first and second information inputs of the second combination adder. The output of the second adder is connected to the first output of the converter, the second output of which is connected to the output of the integer part of the first combination adder.

Назначение функционального преобразователя состоит в формировании на первом выходе значения функции 2^k (6), а на втором выходе d (6). Он работает следующим образом. Импульс "Сброс СГИ" (вход 6) устанавливает в нулевое состояние все регистры. На первый и четвертый входы поступают коды целых частей соответственно log₂a и log₂b (6), а на второй и пятый входы поступают дробные части соответственно log₂a и log₂b (6). По импульсу С1, поступающему на третий вход преобразователя, дробные части логарифмов записываются в первый 35 и второй 36 регистры. На первом комбинационном сумматоре 39 осуществляется вычисление разности log₂a - log₂b. С его первого выхода код d целой части разности поступает на второй выход преобразователя, а с второго выхода поступает код k дробной части разности. По импульсу С1 код k записывается в третий регистр 37 и с его выхода поступает на блок 34 памяти. По значению k из блока памяти извлекается значение функции 2^k, где -1 < k < 1, с соответствующей поправкой и по очередному импульсу С1 записывается в четвертый регистр 38. На втором комбинационном сумматоре 40 осуществляется суммирование соответствующих значений функции и поправки.The purpose of the functional converter is to form the function 2 ^k (6) at the first output, and d (6) at the second output. It works as follows. The “Reset SGI” pulse (input 6) sets all registers to zero. On the first and fourth integers is input codes respectively and a log ₂ log ₂ b (6), and the second and fifth inputs receives the fractional parts, respectively, and a log ₂ log ₂ b (6). According to the pulse C1 arriving at the third input of the converter, the fractional parts of the logarithms are recorded in the first 35 and second 36 registers. On the first combiner adder 39, the difference log ₂ a - log ₂ b is calculated. From its first output, the code d of the integer part of the difference enters the second output of the converter, and from the second output, the code k of the fractional part of the difference enters. According to the pulse C1, the code k is recorded in the third register 37 and from its output is supplied to the memory unit 34. By the value of k, the value of the function 2 ^k , where -1 <k <1, is extracted from the memory block, with the corresponding correction and, according to the next pulse, C1 is recorded in the fourth register 38. At the second combination adder 40, the corresponding values of the function and the correction are summed.

АФ содержит (фиг. 5) блок 41 сдвига, первый 42, второй 43, третий 44, четвертый 45, пятый 46, шестой 47 и седьмой 48 регистры, узел 49 формирования знака, узел 50 задержки, первый 51 и второй 52 комбинационные сумматоры, входы 1, 2 являются входами первого и второго операндов соответственно, входы 3, 4 - входами сигналов сопровождения кода порядка и кода мантиссы, входы 5, 8 - входами знака первого и второго операндов соответственно, вход 6 - входом синхронизации, входы 7, 10 - первым и вторым входами сброса соответственно, вход 9 - входом разрешения записи. The AF contains (Fig. 5) a shift unit 41, a first 42, a second 43, a third 44, a fourth 45, a fifth 46, a sixth 47 and a seventh 48 registers, a sign forming unit 49, a delay unit 50, a first 51 and a second 52 combination combiners, inputs 1, 2 are inputs of the first and second operands, respectively, inputs 3, 4 are inputs of signal tracking signals of the order code and mantissa code, inputs 5, 8 are inputs of the sign of the first and second operands, respectively, input 6 is the synchronization input, inputs 7, 10 are the first and second inputs of the reset, respectively, input 9 - input enable recording.

Вход первого операнда АФ соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, вход управления сдвигом которого соединен с выходом второго регистра. Выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра. Выход пятого регистра соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки, первого, шестого, пятого и третьего регистров и входом синхронизации АФ. Первый вход сброса АФ соединен с входами установки в ноль первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знака. Первый и второй входы последнего соединены с входами знаков первого и второго операндов АФ, вход второго операнда которого соединен с информационным входом третьего регистра. Вход кода параметра и мантиссы АФ соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи АФ. Второй вход сброса АФ соединен с входами установки в ноль четвертого и седьмого регистров. Входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно. Выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки. Выход второго комбинационного сумматора является выходом АФ. The input of the first AF operand is connected to the information input of the first register, the output of which is connected to the information input of the shift unit, the shift control input of which is connected to the output of the second register. The outputs of the third and fourth registers are connected to the first and second information inputs of the first combination adder, the output of which is connected to the information input of the fifth register. The output of the fifth register is connected to the information input of the second register, the recording enable input of which is connected to the same inputs of the delay node, the first, sixth, fifth and third registers and the AF synchronization input. The first input of the AF reset is connected to the zero inputs of the first, second, third, fifth and sixth registers and the delay node, the information input of which is connected to the output of the sign-forming unit. The first and second inputs of the latter are connected to the inputs of the signs of the first and second operands of the AF, the input of the second operand of which is connected to the information input of the third register. The input of the parameter code and the AF mantissa is connected to the information inputs of the fourth and seventh registers, the recording permission inputs of which are connected to the AF recording permission input. The second input of the AF reset is connected to the inputs of the zero and the fourth and seventh registers. The inputs of the tracking signal of the order code and the mantissa code of the converter are connected to the reception enable inputs of the fourth and seventh registers, respectively. The output of the shift unit is connected to the information input of the sixth register, the outputs of the sixth and seventh registers are connected to the first and second information inputs of the second combination adder, the third information input of which is connected to the output of the delay unit. The output of the second combination adder is the AF output.

АФ предназначен для вычисления координат проекции элемента зкрана на предметную плоскость по формуле (7) или (8). Он функционирует следующим образом. За время гашения кадра БЗВП осуществляет пересылку в АФ по одиннадцатому входу параметров P_Yo и Х_о (Z_о - для второго АФ). Первым на одиннадцатый вход в параллельном коде поступает значение P_Yo . Затем на третий вход из БЗВП поступает сигнал сопровождения P_Yo , устанавливающий четвертый регистр 45 по входу в режим "прием". После этого на вход 9 из БЗВП поступает синхросигнал "Запись", осуществляющий запись параметра P_Yo в регистр. После записи параметра P_Yo поступает код параметра Х_о, который записывается в седьмой регистр 48 аналогично. В течение времени формирования кадра АФ реализует следующие действия.AF is designed to calculate the coordinates of the projection of the screen element on the subject plane according to the formula (7) or (8). It operates as follows. During the blanking period, the BZWP transmits to the AF at the eleventh input the parameters P _Yo and X _о (Z _о for the second AF). The first to the eleventh input in the parallel code is the value P _Yo . Then, the accompaniment signal P _Yo arrives at the third input from the BZWP, which sets the fourth register 45 upon entering the “reception” mode. After that, the “Record” clock signal is written to the input 9 from the BZWP, which writes the parameter P _Yo to the register. After writing the parameter P _Yo , the code of the parameter X _о arrives, which is written in the seventh register 48 in the same way. During the time frame is formed, the AF implements the following actions.

На втором входе АФ устанавливает код d_х (7), поступающий из функционального преобразователя. Импульсом С1 он записывается в третий регистр 44. На первом сумматоре 41 выполнится d_x + P_Yo , этот результат по импульсу С1 записывается в пятый регистр 46. В этот момент на первом входе АФ устанавливается код 2^k _x, который записывается в первый регистр 42 очередным импульсом С1, одновременно по этому сигналу информация из пятого регистра 46 переписывается во второй. Блок 41 сдвига реализуется на мультиплексоре. Его первый вход является информационным входом, а второй вход - адресным входом мультиплексора. Блок сдвига реализует функцию 2^k _x 2 ^dx ⁺ ^PYo , этот результат записывается в шестой регистр 47 по импульсу С1.At the second input, the AF sets the code d _x (7) coming from the functional converter. By pulse C1, it is written in the third register 44. On the first adder 41, d _x + P _{Yo is} executed, this result by pulse C1 is written in the fifth register 46. At this moment, the code 2 ^k _{x is} set at the first AF input, which is written in the first register 42 the next pulse C1, simultaneously on this signal, information from the fifth register 46 is copied to the second. Block 41 shift is implemented on the multiplexer. Its first input is an information input, and the second input is the address input of the multiplexer. The shift unit implements the function 2 ^k _x 2 ^d x ⁺ ^P Yo, this result is recorded in the sixth register 47 by the pulse C1.

Знак выражения 2^k _x 2 ^dx ⁺ ^PYo формируется узлом формирования знака, который реализован по схеме сумматора по модулю два. Узел задержки, выполненный на регистре сдвига, обеспечивает одновременную подачу информации по первому и третьему входам второго комбинационного сумматора, на выходе которого формируется окончательный результат.The sign of the expression 2 ^k _x 2 ^d x ⁺ ^P Yo is formed by the sign forming unit, which is implemented according to the adder scheme modulo two. The delay node, made on the shift register, provides the simultaneous supply of information on the first and third inputs of the second combination adder, at the output of which the final result is formed.

БФЛТ содержит (фиг.6) входной регистр 53, дешифратор 54 нуля, узел 55 задержки, вход 1 является информационным входом, вход 2 - входом синхронизации, вход 3 - входом сброса. BFLT contains (Fig.6) input register 53, zero decoder 54, delay unit 55, input 1 is an information input, input 2 is a synchronization input, input 3 is a reset input.

Выход узла задержки является выходом БФЛТ, информационный вход которого соединен с информационным входом входного регистра. Выход регистра соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки. Вход разрешения записи последнего соединен с одноименным входом входного регистра и входом синхронизации БФЛТ, вход сброса которого соединен с входом установки в ноль входного регистра и узла задержки. The output of the delay node is the output of the BFLT, the information input of which is connected to the information input of the input register. The output of the register is connected to the input of the zero decoder, the output of which is connected to the information input of the delay node. The recording permission input of the latter is connected to the input of the input register of the same name and the BFLT synchronization input, the reset input of which is connected to the installation input to zero of the input register and delay node.

БФЛТ предназначен для формирования на экране телевизионного приемника линии горизонта и функционирует следующим образом. На третий вход БФЛТ и одновременно на третий вход входного регистра и узла задержки, выполненного на сдвигающем регистре, поступает из блока управления импульс "Сброс СГИ", который устанавливает регистры в исходное состояние. На первый вход БФЛТ и на одноименный вход входного регистра поступает параллельный код знаменателя дробной части выражений (1 и 2). По импульсу С1, поступающему на второй вход БФЛТ и одновременно на второй вход входного регистра, осуществляется запись кода во входной регистр 53. Выход регистра подключен к первому входу дешифратора 54 нуля, а на второй его вход подается код нуля. В случае равенства знаменателя выражений (1 и 2) нулю на выходе дешифратора нуля устанавливается сигнал, соответствующий единице. Узел задержки обеспечивает одновременное появление связанной во времени информации с выходов БФЛТ и блока питания. BFLT is designed to form a horizon line on a television receiver screen and operates as follows. At the third input of the BFTT and at the same time at the third input of the input register and the delay unit, executed on the shift register, a pulse "Reset SGI" comes from the control unit, which sets the registers to their initial state. The parallel code of the denominator of the fractional part of the expressions (1 and 2) is supplied to the first input of the BFTT and to the input of the same name in the input register. The pulse C1, which enters the second input of the BFLT and simultaneously the second input of the input register, records the code in the input register 53. The output of the register is connected to the first input of the descrambler 54 of zero, and a zero code is supplied to its second input. If the denominator of the expressions (1 and 2) is equal to zero, the signal corresponding to unity is set at the output of the zero decoder. The delay node provides the simultaneous appearance of time-related information from the outputs of the BFLT and the power supply.

Блок управления содержит (фиг.7) узел 56 синхронизации, триггер 57, первый 58 и второй 59 элементы задержки, первый 61, второй 60 и третий 62 узлы формирования импульсов и элемент И 63. Первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока. Второй выход узла синхронизации соединен с входом установки в ноль триггера, с входами первых элемента задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки. Выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов. Первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И. Первый и второй входы последнего соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно. The control unit contains (Fig. 7) a synchronization unit 56, a trigger 57, a first 58 and a second 59 delay elements, a first 61, a second 60 and a third 62 pulse generation units and an element 63. The first output of the synchronization unit is connected to the trigger input of the trigger, the output which is the first output of the block. The second output of the synchronization unit is connected to the input of the zero trigger, with the inputs of the first delay element and the pulse shaping unit, the third output of the synchronization node is connected to the inputs of the second pulse generating unit and the delay element. The output of the first delay element is connected to the input of the third pulse shaping unit, the output of which is the second output of the block, the third output of which is the output of the first pulse shaping unit. The first output of the second pulse forming unit is connected to the fourth output of the unit, the fifth output of which is connected to the output of element I. The first and second inputs of the latter are connected to the second output of the second pulse forming unit and the second delay element, respectively.

Блок управления предназначен для синхронизации функционирования всего устройства: инициирует передачу входных параметров БЗВП, когда появляется КГИ, и вырабатывает серию синхроимпульсов С1 управляющих конвейером в течение времени формирования кадра. Блок управления работает следующим образом. На первый вход триггера 57, работающего в режиме деления частоты, поступают из синхрогенератора импульсы, задающие моменты формирования пикселов по строке. На выходе триггера формируются синхроимпульсы С1. На второй вход установки в ноль триггера, на первый элемент 58 задержки и на первый узел 61 формирования импульсов поступает из синхрогенератора серия СГИ. На каждый СГИ блокируется формирование триггером серии С1, первым узлом 61 формирования формируется импульс "Сброс СГИ", а цепочка первый элемент 58 задержки - третий узел 62 формирования формирует импульс С2, задержанный по отношению к соответствующему импульсу "Сброс СГИ" на время установки регистра в ноль. Частота серии импульсов С2 в n раз меньше, где n - число пикселов в строке, частоты серии С1. На входы второго узла 60 формирования импульсов и второго элемента 59 задержки поступают из синхрогенератора КГИ. На каждый КГИ на первом выходе второго узла формирования формируется импульс "Сброс КГИ", а второй узел формирования импульсов, второй элемент задержки и элемент И формируют импульс "Обмен", передний фронт которого задержан по отношению к соответствующему импульсу "Сброс КГИ" на время установки в ноль регистра. The control unit is designed to synchronize the functioning of the entire device: it initiates the transfer of input parameters of the BZWP when the CGI appears, and generates a series of clock pulses C1 controlling the conveyor during the time of formation of the frame. The control unit operates as follows. At the first input of the trigger 57, operating in the frequency division mode, pulses are supplied from the sync generator, which specify the moments of the formation of pixels along the line. At the output of the trigger, C1 clock pulses are generated. At the second input of the installation to the zero of the trigger, to the first delay element 58 and to the first node 61 of the pulse formation comes from the sync generator series SGI. For each GIS, the formation of the C1 series is blocked by the trigger, the first GI formation pulse 61 generates a GIS Reset pulse, and the chain of the first delay element 58 — the third formation node 62 generates a C2 impulse delayed with respect to the corresponding GIS Reset pulse for the time the register was set to zero. The frequency of a series of pulses C2 is n times less, where n is the number of pixels in a row, the frequencies of a series C1. The inputs of the second node 60 of the formation of pulses and the second element 59 delays come from the synchro generator KGI. For each OIG, at the first output of the second formation node, an “OIG Reset” pulse is generated, and the second pulse generation unit, the second delay element and the And element form an “Exchange” impulse, the leading edge of which is delayed with respect to the corresponding “OIG Reset” pulse for the time of installation to zero register.

Claims

1. DEVICE FOR CALCULATING FAST GEOMETRIC TRANSFORMATIONS, containing a block for setting input parameters, two conversion blocks, coordinates, a memory block and a control block, the output of the memory block being an information output of the device, characterized in that a third coordinate transformation block, three logarithmic converters are introduced into it , two functional converters and two address formers, as well as a block for forming a line of infinitely remote points, the output of which is the output of forming lines the device horizon, from the first to third control outputs of the input parameter setting unit are connected to the inputs of the tracking signals, respectively, from the first to third codes of the direction cosines of the first, second, and third coordinate transformation blocks, whose recording permission inputs are connected to the recording permission inputs of the first and second address shapers and the fourth control output of the input parameter setting unit, the first information output of which is connected to the inputs of the parameter code directing cosine of the first, second, and third coordinate transformation blocks, the information outputs of which are connected to the information inputs of the first, second, and third logarithmic converters, respectively, whose sync inputs are connected to the first sync inputs of the first, second, and third coordinate transformation blocks, the sync inputs of the first and second functional converters, the first and the second address formers of the block forming the line of infinitely remote points and the first output of the control unit, the second you the course of which is connected to the second sync inputs of the first, second and third coordinate transformation units, the first reset inputs of which are connected to the third output of the control unit, with the reset inputs of the first, second and third logarithmic converters, the first and second functional converters, the block for forming the line of infinitely remote points, the first reset inputs of the first and second address formers, the second reset inputs of which are connected to the second reset inputs of the three coordinate conversion blocks and even the fifth output of the control unit, the fifth output of which is connected to the input of the input parameter setting unit, the second information outputs of which are connected to the inputs of the order code and the mantissa code of the first and second address formers, the outputs of which are connected to the first and second address inputs of the memory unit, the fifth and sixth control the outputs of the input parameter setting unit with the inputs of the tracking code of the order code and the mantissa code, respectively, of the first and second address formers, the first and second outputs of the first and third logarithmic converters are connected to the inputs of the integer and fractional parts of the first operand of the first and second functional converters, the inputs of the integer and fractional parts of the second operand of the first and second functional converters are connected to the first and second outputs of the second logarithmic converter, the first and second outputs of the first and second functional converters are with the inputs of the first and second operands of the first and second address shapers, respectively, the output of the sign discharge of the first and the third coordinate transformation blocks are connected to the sign inputs of the first operands of the first and second address formers, respectively, the sign discharge of the second coordinate conversion unit is connected to the sign inputs of the second operands of the first and second address formers, the information input of the line formation block of infinitely remote points is connected to the information output of the second coordinate transformation unit.

2. The device according to claim 1, characterized in that each coordinate transformation unit contains a combination node, four registers, a combinational adder, two OR elements, a NOT element and a delay element, the first clock input of the block being connected to the first input of the first OR element, the output of which connected to the recording enable input of the first register, the information input of which is connected to the information input of the second register and the output of the combination combiner, the first information input of which is connected through the wiring OR to the outputs the first and second registers and the information output of the block, the outputs of the third and fourth registers through the wiring OR are connected to the second information input of the combinational adder, the input parameter code of the guide cosine of the block is connected to the information inputs of the third and fourth registers, the recording permission inputs of which are connected to the same input of the block and with the first input of the combinational unit, the first input of the block reset is connected to the installation input at "0" of the first register, the output inhibit input of which is connected to one the input of the third register and the output of the element NOT, the input of which is connected to the inputs of the inhibition of the outputs of the second and fourth registers, the second input of the combination node and the second clock input of the block, the input of the tracking signal of the first cosine guide parameter is connected to the third input of the combination node and the first input of the second element OR the second input of which is connected to the input of the tracking signal of the third parameter of the block cosine guide, the input of the tracking signal of the second parameter of the cosine guide which is connected to the fourth input of the combination node and the input enable input of the fourth register, the input of setting “0” of which is connected to the inputs of the second and third registers of the same name and the second input of the block reset, the output of the combination node is connected to the input of the delay element, the output of which is connected to the second the input of the first OR element and the permission input for writing the second register, the output of the second OR element - with the input permission permission for the third register, the output of the sign discharge of the block is connected through the wiring OR from the output mi senior bits of the first and second registers.

3. The device according to claim 1, characterized in that each logarithmic converter contains an input register, two intermediate registers, an argument shift block, a shift control block, a delay block, a block of elements NOT, a memory block and a combiner, and the information input of the converter is connected to the information input of the second register, the output of which is connected to the information input of the argument shift unit and the input of the shift control unit, the output of which is connected to the information input of the delay unit and with the input of the control unit by shifting the argument, the output of which is connected to the information input of the first intermediate register, the output of which is connected to the address input of the memory block, the output of which is connected to the information input of the second intermediate register, the outputs of the reference value of the logarithm function and the corrections of which are connected respectively to the first and second information inputs of the combination the adder, the output of which is the first output of the converter, the second output of which is the output of the block of elements NOT, the input of which is connected nen to the output of the delay set input "0" is connected with similar inputs of the first and second intermediate registers, input register and the reset input of the inverter, the clock is connected to the clock terminal of the input register, first and second intermediate registers.

4. The device according to claim 1, characterized in that each functional converter contains four registers, a memory unit and two combination adders, the inputs of the integer part of the first and second operands of the converter being connected to the first and third information inputs of the first combination adder, the second and fourth information the inputs of which are connected to the outputs of the first and second registers, the information inputs of which are connected to the inputs of the fractional part of the first and second operands of the converter, the sync input of which dinan with write enable inputs of the first - fourth registers, the setting inputs of "0" of which are connected to the reset input of the converter, the output of the fractional part of the first combination adder is connected to the information input of the third register, the output of which is connected to the address input of the memory block, the output of which is connected to the information the input of the fourth register, the outputs of the function and corrections of which are connected to the first and second information inputs of the second combination adder, the output of which is connected to the first output of the pre azovatelya, the second output of which is connected to the output of an entire portion of the first adder combination.

5. The device according to claim 1, characterized in that the address generator comprises seven registers, two combiners, a shift unit, a sign forming unit and a delay unit, the input of the first operand of the driver being connected to the information input of the first register, the output of which is connected to the information input a shift unit, the shift control input of which is connected to the output of the second register, the outputs of the third and fourth registers are connected to the first and second information inputs of the first combination adder, the output of which the first is connected to the information input of the fifth register, the output of which is connected to the information input of the second register, the recording enable input of which is connected to the same inputs of the delay node of the first, sixth, fifth and third registers and the synchronization input of the shaper, the first reset input of which is connected to the installation inputs in " 0 "of the first, second, third, fifth and sixth registers and the delay node, the information input of which is connected to the output of the sign formation node, the first and second inputs of which are connected to the inputs of the sign of the first and second operands of the shaper, the input of the second operand of which is connected to the information input of the third register, the input of the parameter code and the mantissa of the shaper is connected to the information inputs of the fourth and seventh registers, the recording permission inputs of which are connected to the recording permission input of the shaper, the second reset input of which is connected to the installation inputs to the "0" of the fourth and seventh registers, the inputs of the signals of the tracking code of the order and the mantissa code of the converter are connected to Werth and seventh registers respectively shear block output is connected to the data input of the sixth register, the outputs of the sixth and seventh registers are connected to the first and second data inputs of the second Raman adder, third information input of which is connected to the output of the delay unit, the output of the second combination of the adder is the output of the shaper.

6. The device according to p. 1, characterized in that the block for forming the line of infinitely remote points contains an input register, a zero decoder and a delay node, the output of which is the output of the block, the information input of which is connected to the information input of the input register, the output of which is connected to the input of the decoder zero, the output of which is connected to the information input of the delay node, the recording enable input of which is connected to the input of the input register of the same name and the synchronization input of the block, the reset input of which is connected to the input of the unit new to the "0" input register and delay node.

7. The device according to claim 1, characterized in that the control unit contains a synchronization node, a trigger, three pulse shaping nodes, two delay elements and an AND element, the first output of the synchronization node being connected to the clock input of the trigger, the output of which is the first output of the block, the second output of the synchronization node is connected to the input of the trigger in the “0” trigger, with the inputs of the first delay element and the pulse shaping unit, the third output of the synchronization node is connected to the inputs of the second pulse generating unit and the delay element, of the first delay element is connected to the input of the third pulse forming unit, the output of which is the second output of the block, the third output of which is the output of the first pulse forming unit, the first output of the second pulse forming unit is connected to the fourth output of the unit, the fifth output of which is connected to the output of the And element, the first and the second inputs of which are connected to the second output of the second node forming pulses and the second delay element, respectively.