SU842867A1 - Аналого-цифровой интегратор - Google Patents
Аналого-цифровой интегратор Download PDFInfo
- Publication number
- SU842867A1 SU842867A1 SU792788878A SU2788878A SU842867A1 SU 842867 A1 SU842867 A1 SU 842867A1 SU 792788878 A SU792788878 A SU 792788878A SU 2788878 A SU2788878 A SU 2788878A SU 842867 A1 SU842867 A1 SU 842867A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- analog
- digital
- input
- output
- integrator
- Prior art date
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
Description
1
Изобретение относитс к аналогоцифровой вычислительной технике.
По основному авт. св. № 578645 известен аналого-цифровой интегрирукадай усилитель, перклй вход которого подключен к источнику входного сигнала, второй вход подключен к выходу цифроанапогового преобразовател , а выход соединен со входом аналого-цифрового преобразовател , выход которого соединен с входом цифроаналогового преобразовател и блоком суммировани кодов приращени интеграла, выход которого вл -етс выходом аналого-цифрового . интеграторЁ1 Til.
основным недостатком указанного стр Ьйства вл етс вли ние помехи, ейс вунзйей на входной сигнал, на точность интегрировани , Коэффициент подавлени периодической помехи зависит от длительности шага интегриовани . При выборе фиксированной лительности шага интегрировани , равной номинальному значению периода сет,евЬй помехи 20 мс, коэффициент подавлени помехи ограничиваетс на уровне 30 дБ при изменении частоты помехи на ±1 Гц.
Цель изобретени - повышение точности интегрировани медленноизмен ющихс сигналов при действии периодической помехи. .
Поставленна цель достигаетс тем, что в аналого-цифровой интегратор введены формирователь временных интервалов шага интегриров ни и ключ, включенный между входом аналого-циф0 рового интегратора и третьим входом интегрирующего усилител , управл ющий вход ключа соединен с первым выходом формировател временных интервалов шага интегрировани , второй
5 выход которого подключен к стробирующим входс1М аналого-цифрового и цифроаналогового Преобразователей и блока . суммировани кода прирап1ени .
На чертеже представлена структур0 на схема аналого-цифрового интегратора . . .
Аналого-цифровой интегратор содержит ключ 1, интегрирующий усилитель
2,цифроаналоговый преобразователь
5
3,формирователь 4 временных интервалов шага интегрировани , аналогоцифровой преобразователь 5 и блрк 6 суммировани кодов приращени .
Аналого-цифровой интегратор рабо0 тает следующим образом.
Вхолной сигнал поступает на первый вход интегрирующего усилител 2 и на вход ключа 1. Процесс интегрировани рассмотрим из исходного состо ни и с момента t О- и при условии, что выходное напр жение интегрирующего усилител 0. Шаг интегрировани состоит из трех равных интерва ловг интегрировани . На первом интервале инггегрировани входной сигнал З-ар жает конденсатор интегратора , через резистор с сопротивлением Во врем второго интервала формиро -. ватель 4 временных интервалов формирует импульс, который открывает ключ 1. При этом входной сигнал поступает на дополнительный вход интегрирующего усилител , и конденсатор зар жаетс через два резистора с сопротивлени ми Rgji и Rgxa ®° врем третьего интервала ключ 1 закрыт, и конденсатор зар жаетс через резистор с сопротивлением R . В конце третьег интервала, т.е. в конце первого шага интегрировани , выходное напр жение интегрирующего усилител 1 равно
. 1 ..,, . V-R-o.xCb)..,,Re.,c
. «у..i/STjji
где С - емкость конденсатора интег-
рирующего усилител 2. Принима Rg,;, Rexi получим
2/ЭТ.
1
(t)dt-7
Uex(t)dt
В этот момент аналого-цифровой пре образователь 5 преобразует выходное напр жение интегрируюшего усилител в код, который поступает в блок 6 суммировани кодов приращени ив цйфроаналоговый преобразователь, выходное напр жение которого поступает, на второй интегрирующего усилител .
В крще .п-го интервала на выходе усилител 1
, ..
п-т -тг-т в -ч
. l-n-lTui . Ос Г
Следовательно, в блоке 4 сумми рдвани кодов фиксируетс код, равный сумме кодов, эквивалентнБОС напр жени 1 1 на выходе усилител в момент концов всех шагов интегрировани
- V-T4rclX t)t.,.Так как в интеграторе С - Tj,, то эта сумма в точности равна интегралу от входного сигнала за врем интегрировани .
Таким образом, код, полученный на выходе интегратора в моменты Tj где:г 1,2,3...п, вл ,етс интегралом от входного напр жени за врем интегрировани от О до t,
Коэффициент подавлени периодических помех, действующих на входной сигнал, определ етс выражением
,.. . . . 20 Ig-.. где и J, - амплитуда помехи; и - интеграл помехи.
Интеграл помехи за врем интегриро
5
вани Тц, равен
R:;rcl 2Jrft-KfJdt+
, UTu, о, Тш
2U«sin(2Tft + ) Un
( %т «алтш
0
xstn(2Jft +(Гц )dt,
где f - частота помехи;
- начальна фаза помехи. После соответствуклцих преобразований получим выражение минимального
5 значени коэффициента подавлени - при
f- О н
jJTf Ти.со8|т „Тш .
.Следовательно, минимальныйкоэффици0 ент подавлени дл сетевой помехи при изменении частоты на 1 Гц равен 66 дБ, т.е . на 36 дБ выше, чем в известном устройстве.
Claims (1)
1. Авторское свидетельство СССР 578645, кл. G 06 J 1/00, 1976 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792788878A SU842867A1 (ru) | 1979-05-10 | 1979-05-10 | Аналого-цифровой интегратор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792788878A SU842867A1 (ru) | 1979-05-10 | 1979-05-10 | Аналого-цифровой интегратор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU842867A1 true SU842867A1 (ru) | 1981-06-30 |
Family
ID=20837443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792788878A SU842867A1 (ru) | 1979-05-10 | 1979-05-10 | Аналого-цифровой интегратор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU842867A1 (ru) |
-
1979
- 1979-05-10 SU SU792788878A patent/SU842867A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5471209A (en) | Sigma-delta converter having a digital logic gate core | |
DE69421546T2 (de) | Verfahren und vorrichtung zum kalibrieren einer verstarkungsschaltung | |
DE112005000786T5 (de) | Verfahren und System zur Analog-zu-Digital-Wandlung unter Verwendung digitaler Pulsbreitenmodulation (PWM) | |
GB2080059A (en) | Digital-to-analogue converter | |
DE59108849D1 (de) | Hochgenauer Analog-Digital-Umsetzer nach dem Ladungsausgleichverfahren | |
JPS5728429A (en) | Signal converter | |
ATE155299T1 (de) | Analog-digital-umsetzer nach dem erweiterten parallelverfahren | |
US5138552A (en) | Data acquisition system using non-linear digitization intervals | |
SU842867A1 (ru) | Аналого-цифровой интегратор | |
DE59106707D1 (de) | Schaltungsanordnung zum Annähern einer nichtlinearen Übertragungsfunktion. | |
JPS5461453A (en) | Analog-digital conversion circuit | |
JPH07143006A (ja) | デルタシグマ型a/dコンバータ | |
JPS5753143A (en) | Analogue-digital converter | |
US4025852A (en) | Method and arrangement for controlling delta modulator idle-channel noise | |
EP0911977A3 (en) | Digital to analogue converter | |
JPH0295024A (ja) | マルチプレクサ付σ△変調形a/d変換器 | |
Belchamber et al. | Use of added random noise to improve bit-resolution in digital signal averaging | |
JPS57129022A (en) | Analog-to-digital converter | |
RU1815801C (ru) | Адаптивный дельта-модул тор | |
IT9067251A1 (it) | Sistema di conversione analogico/digitale a risoluzione incrementata | |
JP3092340B2 (ja) | Pdm変換装置 | |
SU884132A2 (ru) | Преобразователь напр жени во временной интервал | |
JPS58107721A (ja) | アナログ・ディジタル変換器 | |
SU940298A2 (ru) | Интегрирующий преобразователь "аналог-код | |
SU1451866A1 (ru) | Дельта-сигма-кодер |