SU842804A1

SU842804A1 - Matrix squaring device

Info

Publication number: SU842804A1
Application number: SU792789818A
Authority: SU
Inventors: Лев Алексеевич Шумилов; Андраус Исса Суейдан; Абдалла Абдалла Дауд Али; Кирилл Борисович Декусар
Original assignee: Ленинградский Ордена Ленина Электро-Технический Институт Им. B.И.Ульянова(Ленина)
Priority date: 1979-06-25
Filing date: 1979-06-25
Publication date: 1981-06-30

Description

(54).МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ(54). MATRIX DEVICE FOR INCLUSION IN SQUARES

Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных устройствах .The invention relates to computing and can be used in high-speed processors and specialized devices.

Известны матричные множительные устройства, в которых операци возведени зо вторую степень обычно осуществл етс как операци умножени 1 и 2.Matrix multipliers are known in which the construction of the second degree is usually performed as a multiplication operation 1 and 2.

Однако известные матричные множительные устройства требуют дл своей реализации больших аппаратурных затрат и не имеют предельного быстродействи .However, the known matrix multiplying devices require large hardware costs for their implementation and do not have the maximum speed.

Наиболее близким по технической сущности к предлагаемому изобретению вл етс матричное устройство, предназначенное дл умножени двух п-разр дных чисел, состо щее из (п-1) строк сумматоров, п строк элемейтов И, причем кажда строка содержит п столбцов 3.The closest to the technical essence of the present invention is a matrix device designed to multiply two n-bit numbers, consisting of (n-1) rows of adders, n rows of elements And, each row containing n columns 3.

Недостаток устройства - большие аппаратурные затраты при реализаци а именно; п (п-1)-сумматоров и п элементов И и ограниченное быстродействие , составл ющее (2nt +nCr ) , где tg - врем получени сигналаThe disadvantage of the device is a large hardware costs when implementing it; n (n-1) summers and n elements And, and a limited response time, which is (2nt + nCr), where tg is the signal acquisition time

переноса Е после того, как на его входы поступил последний из входных сигналов, С - врем получени сигнала суммы В.transfer E after the last of the input signals has arrived at its inputs, C is the time of receiving the signal of sum B.

Цель изобретени - увеличение быстродействи и сокращение аппаратурных затрат при реализации устройства .The purpose of the invention is to increase speed and reduce hardware costs in the implementation of the device.

Поставленна цель достигаетс тем, что в матричном устройстве, содержащем матрицу чеек из п/2 строк и (п-1) столбцов, причем кажда чейка содержит сумматор и элемент И,The goal is achieved by the fact that in a matrix device containing a matrix of cells of n / 2 rows and (n-1) columns, each cell containing an adder and an And element,

первый вход сумматора 1-ой строкиfirst input of the 1st row adder

j-ro столбца (,...,n/2;J 1,...,п-1, где п разр дность операнда) соединен с первым выходом сумматора i-ой строки (j+l)-ro столбца, первые входыj-ro column (, ..., n / 2; J 1, ..., n-1, where n is the width of the operand) is connected to the first output of the i-th row's adder (j + l) -ro column, the first inputs

сумматоров (п-1)-го столбца соединены с нулевыми входами устройства, входы элементов И первой строки соединены соответственно со входами старших разр дов операнда, второйadders (p-1) -th column are connected to the zero inputs of the device, the inputs of the elements And the first row are connected respectively to the inputs of the higher bits of the operand, the second

вход сумматора 1-ой строки j-ro столбца соединен с выходом соответствующего элемента И, третий вход сумматора 1-ой строки j-го столбца соединен со BTOptJM выходом сумматора (i-1)ой строки (j-2)-ro столбца, третьиthe input of the adder of the 1st row of the j-ro column is connected to the output of the corresponding element AND, the third input of the adder of the 1st row of the j-th column is connected to BTOptJM output of the adder (i-1) of the 2nd row (j-2) -ro column, third

входы сумматоров первой строки нечетных столбцов соединены со входами разр дов устройства, третьи входы сумматоров первой строки четных столбцов соединены с нулевыми входами устройства, третий вход сумматора i-ой строки второго столбца соединен с первым выходом сумматора (i-1) ой строки первого столбца, второй выход сумматора i-ой строки j-го столбца соединен с третьим входог/ сумматора (1+1)-ой строки (i+2)-ro столбца, вторые выходы {n-l)-ro и (п-2)-го сумматоров каждой строки и вторые выходы сумматоров строки соединены с выходами устройства , первые выходы сумматоров первого столбца каждой строки соединены с третьими входами соответствующих сумматоров последующей строки второго столбца, первый выход сумматора П/2-ОЙ строки первого столбца соединен с выходом устройства, два младших выхода устройства соединены соответственно с одним из нулевых Эффективность устройства заключаетс в уменьшении аппаратурных затрат при его реализации и увеличении быстродействи при вычислени Дл реализации устройства требуетс ( п-1). I сумматоров и (п-1) -тг элементов И, что примерно вполовину экономит количество оборудовани по сравнению с известным устройством. Врем работы устройства примерно ра но 2п -tg + 4t , что означает выигрыш по быстродействию -j ,Q + 4t где tg, , - врем п Ьлучени сигнала суммы сумматора, tg - врем получени переноса сумматора.the inputs of the adders of the first row of odd columns are connected to the inputs of the device bits, the third inputs of the adders of the first row of even columns are connected to the zero inputs of the device, the third input of the adder of the i-th row of the second column is connected to the first output of the adder (i-1) of the first row of the first column, the second output of the adder of the i-th row of the j-th column is connected to the third input / adder (1 + 1) -th row of the (i + 2) -ro column, the second outputs of the (nl) -ro and (p-2) -th adders each row and the second outputs of the row adders are connected to the outputs of the device, the first the outputs of the adders of the first column of each row are connected to the third inputs of the corresponding adders of the next row of the second column, the first output of the adder П / 2-ОЙ row of the first column is connected to the output of the device, two lower outputs of the device are connected respectively to one of the zero Efficiency of the device consists in reducing hardware costs in its implementation and an increase in speed in the computation. (n-1) is required to implement the device. I adders and (p-1) -tg elements And, which approximately halves the amount of equipment compared to the known device. The device operation time is approximately 2p -tg + 4t, which means a performance gain of -j, Q + 4t where tg,, is the time of receiving the sum totalizer signal, tg is the time for accumulating adder transfer.

входов устройства и входом младшего разр да операнда.device inputs and the input of the lower bit operand.

На чертеже представлена блок-схема матричного устройства возведени в квадрат.The drawing shows a block diagram of a squared matrix device.

Устройство содержит сумматоры 1, элементы И 2, входы 3 и 4 (входы 4дл подачи нулевых сигналов), выходы 5.The device contains adders 1, elements And 2, inputs 3 and 4 (inputs 4 of the zero signal), outputs 5.

Устройство работает следующим образом.The device works as follows.

Кажда строка элементов И формирует определенную группу частичных произведений. Кажда строка сумматоров суммирует эти частичные произведени с другой группой частичных произведений. Улучшение характеристи алстродействи и затрат оборудовани происходит в результате учета свойства склеивани некоторых членов частичных произведений.Each row of elements forms a certain group of partial products. Each line of adders summarizes these partial products with another group of partial products. Improvement in the performance and equipment costs occurs as a result of taking into account the bonding properties of some members of partial works.

Claims

Accounting for this property is illustrated. in this example. Let be a binary 6-bit number. Need to find. The matrix matrix device contains a matrix of p / 2 row cells and (n-1) columns, each cell containing an adder and an element, the first input of the i-th row of the 3rd column (i 1,. .., n / 2;, j 1..., nl, where n is the width of the -perand) is connected to the first output of the adder of the 1st row (C + 1) -th column, the first inputs of the adders (p-1) th column is connected to the device's null inputs, elements of the elements And the first row are connected respectively to the inputs of the higher bits of the operand, the second input of the adder of the i-th row of the the capital is connected to the output of the corresponding element I, differing in that, in order to reduce hardware costs and increase the speed of the device, the third input of the adder of the ith row of the ith column is connected to the second, output of the adder (1-1) of the row ( J-2) -ro column, the third input of the adders of the first row of odd columns are connected to the inputs of the device bits, the third inputs of the adders of the first row of even columns are connected to the zero inputs of the device, the third input of the adder of the i-th row of the second column is connected to the first output of the mummator (il) -th row of the first column, the second output of the i-th row accumulator of the j-ro column is connected to the third input of cyMviaTopa (i + l) -th row (j-2} th column, the second outputs (nl) -ro and (p-2) -th adders of each line and the second outputs of the n / 2-adders are connected to the outputs of the device 5 5 5 5

5-5G 5, the first outputs of the adders of the first column of each row are connected to the third inputs of the corresponding adders of the next row of the second column, the first output of the adder n / 2-ro row of the first column is connected to the device output, two lower outputs of the device are connected respectively to one of the zero ones device inputs and the input of the lower bit operand. Sources of information taken into account in the examination 1.Majithia I.e., Kitai R. An iterative array for multipication of signed binary numbers. Ieee. . Transactions on computers, 1971.20, 2, p 214-216.

2.Guild H.H. Jully iterative fast array for binary multiplication and addition. Electronics Letters 1969, 5, No. 12, p. 263.

3.Kartsev M.A. Arithmetic of digital machines, M., Science, 1969, p. 437-442 (prototype).