Claims (2)
Изобретение касаетс средств св зи и монет использоватьс при постро нии систем телеуправлени датчиками программы в таких тел-евизионных комп лексах, как аппаратностудийный блок вещательного телецентра. Известно устройство дл предотвра щени ошибок в принимаемой дискретно информации, содержащее последователь но соединенные первый элемент И и регистр импульсов, а также блок срав нени , первый вход которого объедине с первым входом первого элемента И, а управл ющий вход, блока сравнени объединен с вторым входом первого элемента И, выход блокасравнени подключен к входу установки нул регистра импульсов ,}. Однако в известном устройстве велика веро тность ошибок прин того дискретного сигнала в услови х помех в линии св зи или неисправности передающей и линейной аппаратуры. Цель изобретени - уменьшение веро тности ошибок прин того дискретного сигнала. Дл этого в устройство дл предотвращени ошибок в принимаемой дискретной информации, содержащее последовательно соединенные первый элемент и регистр импульсов, а также блок сравнени , первый вход которого объединен с первым входом первого элемента И, а управл ющий вход блока сравнени объединен с вторым входом первого элемента И, выход блока сравнени подключен к входу установки нул регистра импульсов, введены счетчик импульсов, второй элемент И и дополнительный регистр импульсов, а также последовательно соединенные элемент И.-НЕ, инвертор, лини задержки и третий элемент И, к второму входу которого подключен выход элемента И-НЕ, а выход третьего элемента И подключен к управл ющему входу дополнительного.регистра импульсов и к входу установки единицы счетчика импульсов, к входу установки нул которого подключен выход блока сравнени , а выходы разр дов счет чика импульсов подключены соответственно к входам элемента И-НЕ и второго элемента И, выход которого подключен к управл ющему входу блока сравнени , при этом-к третьему входу блока сравнени подключен выход первого элемента И и один из выходов регистра импульсов, выходы которого подключены к входам дополнительного регистра импульсов. На фиг.1 изображена структурна , . электрическа схема устройства дл . предотвращени ошибок в принимаемой дискретной информации; на фиг.2 временные диаграммы, по сн ющие рабо ту устройства.. Устройство дл предотвраще.ни оши бок в принимаемой дискретной информа ции содержит регистр импульсов 1, блок сравнени 2, первый элемент ИЗ счетчик импульсов 4, второй элемент И 5, элемент И-НЕ 6, третий элемент И 7, 8, линию задержки 9 и дополнительный регистр импулЬсов 10. Устройство дл предотвращени оши бок в принимаемой дискретной информа ции работает следующим образом. С приходом первого кадрового импульса начинаетс цикл приема сигн ла команды из линии св зи. Этот сигнал представл ет собой п-разр дную кодовую группу двоичных импульсов та товой частоты, повтор ющихс с часто той кадровых импульсов. Разделение циклов приема и контрол сигнала команды осзпцествл етс счетчиком импульсов А, на вход которого поступают кадровые импульсы ,(см.фиг.2, , ) С приходом первого кадрового импульс на вход счетчика импульсов 4 этот счетчик устанавливаетс в состо ние двоичного кода единицы. При этом логическа единица по вл етс на выходе второго элемента И 5 (см. фиг.2,1)5) Этот сигнал соответствуе циклу прием, поскольку он разрешает прохождение сигнала с входа устройства через первый элемент И 3 на последовательный вход регистра имаул сов 1. При этом на управл ющий вход этого регистра синхронно поступает группа п тактовых импульсов сдвига {см.фиг. 2, UTM) . Таким образом, в цик ле приема в регистр импульсов 1 последовательно зайисываютс все разр ды сигнала команды. Сигнал логическа единица с выхода второго элемента И 5 в цикле приема запрещает работу бдока сравнени 2. Состо ние дополнительного регистра импульсов 10 в цикле приема не измен етс . Второй кадровый импульс устанавливает счетчик импульсов 4 в состо ние двоичного кода двойки. При этом на выходе второго элемента И 5 по вл етс сигнал логический нуль, который запрещает прохождение сигнала команды на последовательный вход регистра импульсов 1 через первый элемент И 3 и одновременно разрешает работу блока сравнени 2. Состо ние логического нул на выходе второго элемента И 5 соответствует режиму кЬнтрол сигнала команды в течение первого и второго циклов контрол . Впервом цикле контрол на управл ющий вход регистра импульсов 1 также поступают группы п тактовых импуль-, сов. Поэтому.сигнал команды, записанный в этот регистр в цикле приема, сдвигаетс по кольцу обратной св зи и вновь поступает на последовательный вход регистра цмпульсов 1 с выхода его старшего разр да. С приходом последнего п-го тактового импульса группы в регистр импульсов 1 будет снова записан первоначальный сигнал команды. В течение первго цикла контрол сигнал команды с выхода старшего разр да регистра импульсов 1 последовательно по разр дам поступает на один из входов блока сравнени The invention relates to communications and coins used in the construction of remote control systems for program sensors in such tele-evision complexes, such as the hardware-television unit of the broadcast telecentre. A device for preventing errors in discretely received information is known, containing the first And element and the pulse register, connected in series, as well as the comparison unit, the first input of which is combined with the first input of the first And element, and the control input of the comparison unit is combined with the second input the first element And, the output of the comparison block is connected to the input of the zero setting of the pulse register,}. However, in the known device, there is a high probability of errors of the received discrete signal in the conditions of interference in the communication line or malfunction of the transmitting and linear equipment. The purpose of the invention is to reduce the likelihood of errors of a received discrete signal. To do this, a device for preventing errors in the received discrete information, containing the first element and the pulse register connected in series, as well as a comparison unit, the first input of which is combined with the first input of the first AND element, and the control input of the comparison unit is combined with the second input of the first And element , the output of the comparison unit is connected to the input of the zero register of the pulse register, the pulse counter, the second element AND and the additional register of pulses, as well as the serially connected element I. — H are entered , the inverter, the delay line and the third AND element, to the second input of which the output of the NAND element is connected, and the output of the third element AND is connected to the control input of the additional pulse register and to the installation input of the pulse counter unit, the input of the zero setting of which is output the comparison unit, and the outputs of the bits of the pulse counter are connected respectively to the inputs of the NAND element and the second element AND, the output of which is connected to the control input of the comparison unit, while the third input of the comparison unit is connected to the output G of the first element And one of the outputs of the register of pulses, the outputs of which are connected to the inputs of the additional register of pulses. Figure 1 depicts a structural,. electrical circuit device for preventing errors in the received discrete information; 2, timing diagrams explaining the operation of the device. The device for preventing errors in the received discrete information contains the register of pulses 1, the comparing unit 2, the first element FROM the counter of pulses 4, the second element I 5, the element I - NO 6, the third element And 7, 8, the delay line 9 and the additional register of impulses 10. A device for preventing an error in the received discrete information works as follows. With the arrival of the first frame pulse, the cycle of receiving a command signal from the communication line begins. This signal is a p-bit code group of binary frequency pulses of a repetitive frequency repeated from the same frame pulses. Separation of the reception and control cycles of the command signal is performed by pulse counter A, whose input receives frame pulses, (see Fig. 2,,) With the arrival of the first personnel pulse at the input of pulse counter 4, this counter is set to the binary code of the unit. In this case, a logical unit appears at the output of the second element AND 5 (see FIG. 2.1) 5) This signal corresponds to the receive cycle, since it allows the signal from the device input to pass through the first element 3 to the serial input of the register 1 At the same time, a group of n clock pulses of the shift {see. 2, UTM). Thus, in the reception cycle in the register of pulses 1, all the bits of the command signal are sequentially calculated. The signal of the logical unit from the output of the second element And 5 in the receive cycle prohibits the operation of the compare 2 clock. The state of the additional register of pulses 10 in the receive cycle does not change. The second frame pulse sets the pulse counter 4 to the binary code state of two. In this case, the output of the second element And 5 appears a logical zero signal, which prohibits the passage of a command signal to the serial input of the register of pulses 1 through the first element 3 and simultaneously enables the operation of the comparison unit 2. The state of the logical zero at the output of the second element 5 corresponds to the control signal mode of the command signal during the first and second control cycles. In the first monitoring cycle, the control input of the register of pulses 1 also receives groups of n clock pulses. Therefore, the command signal written to this register in the receive cycle is shifted around the feedback ring and is again fed to the serial input of the register of pulses 1 from the output of its high-order bit. With the arrival of the last n-th clock pulse group in the register of pulses 1 will be recorded the original command signal. During the first monitoring cycle, the command signal from the high-order output of the pulse register 1 is sequentially by bit applied to one of the inputs of the comparison unit
2. На другой вход блока сравнени 2 синхронно по разр дам поступает аналогичный повторный сигнал команды с входа устройства . Таким образом, в первом цикле контрол блок сравнени 2 последовательно по разр дам сравнивает сигнал команды, записанный в регистре импульсов Г в цикле приема, с аналогичным повторным сигналом, поступившим на вход устройства в цикле контрол . Если все п разр дов совпали , то на выходе блока сравнени .2 не по вл етс сигнал Ошибка. Така же картина работы устройства наблюдаетс и во втором цикле контрол , когда очередной кадровый импульс поступает на вход счетчика им- пульсов 4. При этом на выходе второго лемента И 5 сохран етс сигнал логи ческого нул , счетчик импульсов 4 устанавливаетс в состо ние двоичного кода тройки и на выходе элемента И-НЕ 6 по вл етс сигнал логический нуль ( см.фиг. 2,14).Если в течение обоих цикло контрол не было сбо , т.е. на выхо де блока сравнени 2 не было сигнала Ошибка, то с приходом следующего кадрового импульса счетчик импульсов 4 устанавливаетс в нулевое состо ни На выходе элемента И-НЕ 6 сразу же произойдет изменение состо ни логического нул на состр ние логической единицы, а на выходе формирова тел переднего фронта, состо щего из -инвертора 8, линии задержки 9, третьего элемента И 7,по витс короткий импульс (см.фиг.2, Цу). По вл ние этого импульса означает, что при проверке трех повтор ющихс сигналов команды не обнаружено сбо , т.е. сов пали все соответствующие разр ды в предьщущей и повторной кодовых гру пах сигнала команд. В этом случае по сигналу с выхода третьего элемент И 7 происходит перезапись проверенного сигнала команды из регистра импульсов 4 в дополнительный регистр импульсов 10. Этот же сигнал, поданньш на вход установки единицы первого . разр да .счетчика импульсов 4, управл ет переходом этого счетчика из нулевого состо ни в состо ние двоичного кода единицы, т.е. счет чик импульсов 4 снова переходит в ре жим приема и весь процесс приема и контрол повтор етс . Если хот бы один разр д сигнала команды подвергаетс искажению, то блок сравнени 2 в режиме контрол обнаружит несовпадение этого разр да с соответствующим разр дом предьщущего цикла (или двух циклов) и на выходе блока сравнени 2 по вл етс сигнал Ошибка, который сбрасыва.ет регистр импульсов 1 и счетчик импульсов 4 без последующей проверки остальных разр дов. Это увеличивает быстродействие устройства. С приходом очередного кадрового импульса счетчик импульсов 4 устанавливаетс в состо ние режима прием и снова начинаетс прием и контроль сигнала команды. Состо ние дополнительного регистра импульсов 10 при этом не измен етс , он хранит ранее записанный правильный сигнал команды. Поэтому не периодическое, однократное исчезновение логической единицы или нул в кодовой посылке из-за помехи или неисправности аппараТуры телемеханики не отражаетс на состо нии дополнительного регистра импульсов 10, а следовательно, на правильности исполнени команды управлени датчиком . Если в системе телемеханической св зи нет сбоев, то сигнал команды периодически, после кажого третьего цикла, записываетс в дополнительный регистр импульсов 10, причем на выходе устройства измен ютс только те значени разр дов этого сигнала, которые изменились в передающем блоке телемеханической системы (без промежуточного сброса сигнала на выходе устройства ) . Формула изобретени Устройство дл предотвращени ошибок в принимаемой дискретной информации , содержащее последовательно соединенные первый элемент И и регистр импульсов, а также блок сравнени , первый вход которого объединен с первым входом первого элемента И, а управл юц51й вход блока сравнени объединен с вторым входом первого элемента И, выход блсжа сравнени псУдключен к входу установки нул регистра импульсов, отличающеес тем,что,с целью уменьшени веро тности ошибок прин того дискретного сигнала, введены счетчик импульсов,второй элемент И и дополнительный регистр импульсов , а также последовательно соединенные элемент И-НЕ, инвертор, лини задержки и третий элемент И, к второму входу которого подключен выход элемента И-НЕ, а выход третьего элемента, И подключен к управл кщему входу дополнительного регистра импульсов и к входу установки единицы счетчика импульсов, к входу установки нул которого подключен выход блока сравнени , а выходы разр дов счетчика импульсов подключены соответственно к входам элемента И-НЕ и второго длемента И, выход которого подключен к упавл ющему входу блока сравнени , при этом к третьему входу блока сравнени подключен выход первого элемента И один из выходов регистра импульсов.2. To the other input of the comparator block 2 synchronously, by discharge, a similar repeated command signal is received from the input of the device. Thus, in the first control cycle, the comparison unit 2 sequentially, by bit, compares the command signal recorded in the pulse register G in the receive cycle with a similar repeated signal received at the input of the device in the control cycle. If all the n bits have matched, then an error signal does not appear at the output of the comparison block. 2. The same picture of the operation of the device is observed in the second control cycle, when the next personnel pulse arrives at the input of the pulse counter 4. At the output of the second element And 5, a logical zero signal is saved, the pulse counter 4 is set to the binary three code and at the output of the element IS-NE 6 a logical zero signal appears (see Fig. 2,14). If during both the control cycle there was no failure, i.e. at the output of the comparison block 2 there was no error signal, then with the arrival of the next frame pulse, the pulse counter 4 is set to the zero state. At the output of the IS-NOT element 6, the state of the logical zero will immediately change in the state of the logical unit, and the bodies of the leading front, consisting of the inverter 8, the delay line 9, the third element And 7, shows a short pulse (see Fig. 2, Tsu). The appearance of this pulse means that when checking three repetitive command signals there was no failure, i.e. All corresponding bits in the previous and repeated code groups of the command signal were matched. In this case, the signal from the output of the third element And 7 overwrites the checked command signal from the register of pulses 4 into the additional register of pulses 10. This same signal is fed to the input of the unit setting first. pulse counter 4, controls the transition of this counter from the zero state to the binary code of the unit, i.e. the pulse counter 4 goes back to the receive mode and the whole process of reception and control repeats. If at least one bit of the command signal is subject to distortion, the comparison unit 2 in the control mode will detect a discrepancy of this bit with the corresponding discharge of the previous cycle (or two cycles) and an error signal appears at the output of the comparison block 2, which resets pulse register 1 and pulse counter 4 without further checking the remaining bits. This increases the speed of the device. With the arrival of the next personnel pulse, the pulse counter 4 is set to the receive mode and the command signal is received and monitored again. The state of the additional register of pulses 10 does not change in this case; it stores the previously recorded correct command signal. Therefore, a non-periodic, single disappearance of a logical unit or zero in the code message due to interference or a malfunction of the remote control unit does not reflect on the state of the additional register of pulses 10, and therefore on the correct execution of the sensor control command. If there are no failures in the telemechanical communication system, the command signal periodically, after each third cycle, is recorded in the additional register of pulses 10, and only those values of the bits of this signal that have changed in the transmitting unit of the telemechanical system (without intermediate reset the output signal of the device). A device for preventing errors in the received discrete information, containing the first AND element and the pulse register serially connected, as well as a comparison unit, the first input of which is combined with the first input of the first AND element, and the control input of the comparison unit is combined with the second input of the first AND element , the output of comparison of PSU is connected to the input of setting the zero register of pulses, characterized in that, in order to reduce the error probability of the received discrete signal, a pulse counter is entered, the second element AND and the additional register of pulses, as well as the series-connected element NAND, the inverter, the delay line and the third element AND, to the second input of which the output of the element NAND is connected, and the output of the third element, AND connected to the control input of the additional register pulses and to the input of the unit installation of the pulse counter, to the input of the zero setting of which the output of the comparator unit is connected, and the outputs of the bits of the pulse counter are connected respectively to the inputs of the AND-NES element and the second element AND whose output is It is connected to the control input of the comparison unit, while the output of the first element is connected to the third input of the comparison unit And one of the outputs of the pulse register.
1,836803.. 81,836803 .. 8
выходы которого подключены к входам 1 . Пшеничников A.M. и Потнов М.Л.the outputs of which are connected to the inputs 1. Pshenichnikov A.M. and Potnov M.L.
дополнительного регистра импульсов.additional register of pulses.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
Вы«1д1юи eutMtrYou
f/ty/tau mafiaoHtftf / ty / tau mafiaoHtft
VfMyfteet VfMyfteet
Телемеханические системы на интегральных микросхемах. М., Энерги , 1977, с.164, рис. 5-15; 5-16.Telemechanical systems on integrated circuits. M., Energie, 1977, p. 164, fig. 5-15; 5-16.
1 P П П- П П ,1 P P P P P P,
,.I.I
KoHmpaa6 fyffff/foeKoHmpaa6 fyffff / foe
ПриемReception