SU834952A1 - Устройство дл сборки печатныхплАТ - Google Patents
Устройство дл сборки печатныхплАТ Download PDFInfo
- Publication number
- SU834952A1 SU834952A1 SU792784652A SU2784652A SU834952A1 SU 834952 A1 SU834952 A1 SU 834952A1 SU 792784652 A SU792784652 A SU 792784652A SU 2784652 A SU2784652 A SU 2784652A SU 834952 A1 SU834952 A1 SU 834952A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- unit
- input
- printed circuit
- radio
- Prior art date
Links
Landscapes
- Mobile Radio Communication Systems (AREA)
Description
Изобретение относитс к электротехники и может быть использовано дл производства блоков радиоэлектронной аппаратуры на базе печатных плат.
Известно устройство дл сборки печатных плат, содержащее монтажные посты, носитель информации с выходам по числу монтажных постов и блок управлени носителем информации с входами по числу монтажных постов, причем каждый монтажный пост состоит иэ накопител дл радиоэлементов, бЛока подсветки коммутационного аппа рата l .
Однако устройство не обеспечивает высокой производительности и облгщает узкими Технологическими возможност ми .
Цель изобретени - повышение производительности и расширение технологических возможностей. Поставленна цель достигаетс тем, что, в устройство дл многоцелевой сборки печатных плат, содержащем монтажные посты, носитель информации с выходами по числу монтажных постов и блок управлени носителем информации с «ходами по числу монтажных постов/
каждый монтажный пост снабжен буферным запоминающим блоком и блоком оперативной пам ти, подключенным своим первым выходом к накопителю электрорадиОэлементов , вторым выходом ко входу блока подсветки, а входом к первому выходу буферного запоминающего блока, в свою очередь,, подключенного первым входом к первому выходу блока коммутации, а второй вход - к выходу носител информации, причем второй выход коммутационного блока подключён к из входов блока управлени , а вход коммутационного блока ко Второму выходу буферного запоминающего блока
На чертеже изображена блок-схема устройства.
Устройство содержит N-монтажных постсгв 1, каждый из которых имеет накопитель 2 электрорадиоэлементов, блок 3 подсветки, коммутационУ1ый блок 4, буферный запоминающий блок 5 и блок 6 оперативной пам ти, своим первым выходом подключенный к соответствующему накопителю 2 электрорадиоэлементов , вторым выходом к соответствующему блоку 3 подсвет . ки, а входом к первому выходу буферного запоминающего блока 5, первый вход которого подключен к первому выходу коммутационного блока 4, носитель 7 информации, своим выходсш подключенный ко второму входу буферного запоминающего блока 5,каждого из N-монтажных постов 1 и блок 8 управлени , выполненный по схеме Ш1И своими входами 9, подключенный ко вторым выходам коммутационных блоков 4, а выходом ко входу носител 7 информации, причем второй выход буферного запоминающего блока 5 подключен ко входу коммутационного блока 4.
Коммутационный блок 4 содержит наборное поле и генератор сигналов управлени - тактов синхронизации, который может находитьс в возбуж денном или невозбужденном с.осто йии, в зависимости откоманд монтажника и с буферного запоминающего блока 5,
Буферный запоминающий блок представл ет собой регистр сд&ига с последовательной передачей информации , построенный на. триггерйых чейках пам ти и имеющее на входе регистра схему сравнени кодов и счетчик тактов, поступающих -от коммутационного блока 4 и от носител 7 информации .
По окончании цикла приема новой части программы от носител 7 и передачи старой части программы из буферного запоминающего блока 5 в блок 5 оперативной пам ти, буферный блок 5 вырабатывает команду управлени , котора переводит генератор коммутационного блока 4 в невозбужденное состо ние.
Блок 6 оперативной пам ти построен на стандартных элементах пам ти типа Триггер и имеет на входе чеек пам ти дешифратор кода, поступающего с буферного запоминающего блока 5, а на выходе чеек пам ти логическую схему ИЛИ с повышенной нагрузочной способностью, подк шченную первым выходом блока б опера- . тивной пам ти к накопителю электрорадиоэлементов 2, а вторым выходом к блоку 3 подсветки.
Схема ИЛИ блока 8 управлени предназначена дл управлени носителем 7 информации и содержит N-независимых входов, которые подкл1 }чены ко вторым выходам коммутационньас блоков 4 Н-монтажных постов соответственно.
Носитель 7 информации представл ет собой устройство дл многократ-, ного воспроизведени заранее подготовленной , и введенной в него прогреаФал клк группы программ сборки печатных плат, подключенный выходом ко вторым вкодам буферных запоминающих блоков 5 дсек Ымонтажных постов параллельно, а входом к выходу схеш ИЛИ.
Устройство сборки печатных плат работает следующим образом.
В исходном положении на выходе буферных запоминающих блоков 5 всех N-монтажных постов, а также на обоих выходах блоков б оперативной пам ти - логический нуль. Носитель инфОЕФюции оснащен какой-либо прогpa 04Oй сборки печатной платы или группой программ, имеющих свои кодовые номера. При помощи коммутационного блока 4 монтажник каждого из К-монтажных постов 1 набирает номер требуемой програмиш сборки и через первый выход одновременно с тактовым сигналом с генератора вводит его в буферный запоминающий блок 5 по первому входу этого блока. Одновременно по второму выходу коммутационного блока 4 передаетс логическа 1 на соответствующие входы схемы ИЛИ блока 8 управлени . При этом на вход носител 7 информации передаетс логическа 1 и носитель информации вьщает на вторые входы буферных запоминающих блоков 5 соответствующих N-монтажных постов имеющуюс в носителе 7 информацию. При этом монтажный пост воспринимает только ту программу или часть ее,.котора введена в схему сравнени кодов буферного запоминающего блока 5 этого монтажного поста, а остальные (N-1)монтажные посты принимают соответственно программы, введенные в их буферные запоминающие блоки 5 соответствующими коммутационными блоками 4.
Claims (1)
- Повторное воздействие на коммутационный блок 4 в любом из N-монтажных постов по второму выходу подает логическую 1 на входы 9 схемы ИЛИ блока 8 урравлени , а по первому входу сдвигает часть информации из буферного запоминакщего блока 5 в блок б оперативной пам ти, который по первому ВЫХОДУ выводит ее на накопитель 2 электрорадиоэлёментов, показывакмций ту чейку, из которой необходимо брать электрорадйоэлемен .ты дл установки их на печатную плату , а по второму выходу - на блок 3 подсветки, индикатиоующий те места на печатной плате, куда необходимо установить эти электрорадиоэлементы, После окончани сдвига информации из буферного запоминающего блока 5 в блок б оперативной пам ти по второму г аходу буферного запоминающего 6jjoKa 5, подключенного ко вхгду коммутационного блока 4, восстанавливаетс логический О на втором выходе коммутационного блока 4, а значит и на входе 9 схемы ИЛИ блока 8 управлени , подготавливающа ; схему ИЛИ дл следуницего этапа работы от соответствующего поста. Таким образом, каждый монтажный пост устройства сборки печатных плат; св занный с одним и тем же носителем информации 7, управл емым от общей дл всех М-мотнс1Жных постов блоком 8, во времени разв заны, и производительность любого из N-монтажников не вли ет на производительност остальных работников, тем самым производительность линии сборки печатных плат вьаае, чем у известной линии. Эффективность предлагаемого изобретени тем вьаае, чем больше монтажных постов содержит лини сборки печатных плат и чем больше номенклатура как электрорадиоэлементов, урта навливаемых на печатные платы, так и самых печатных плат. Формула изобретени Устройство дл сборки печатных плат, содержащее монтажные посты, носитель информации с выходами по числу монтажных постов и блок управлени носителем информации с входами по числу монтажных постов, npH4ei f каждый монтс1жный пост состоит из на копител дл радиоэлемейтов, блока подсветки 1И блока коммутации, о тличаюцеес тем, что, с целью повышени производительности и расширени технологических возможностей , каждый монтажный пост снабжен буферным запоминающим блоком и блоком оперативной пам ти, при afoM блок оперативной пам ти подключен перрым выходом к накопителю электрорадиоэлементов , вторым выходом ко входу блока подсветки, а входом ,к первому выходу буферного запоминающего блока, первый вход которого подключен к первому выходу блока кo вvIyтaции, а второй вход - к выходу носител информации, причем второй выход коммутационного блока подключен к одному из входов блока управлени , а вход коммутационного блока ко второму выходу буферного запоминающего блока. Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3600785, кл. 29-203 В, 1975.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792784652A SU834952A1 (ru) | 1979-07-05 | 1979-07-05 | Устройство дл сборки печатныхплАТ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792784652A SU834952A1 (ru) | 1979-07-05 | 1979-07-05 | Устройство дл сборки печатныхплАТ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU834952A1 true SU834952A1 (ru) | 1981-05-30 |
Family
ID=20835679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792784652A SU834952A1 (ru) | 1979-07-05 | 1979-07-05 | Устройство дл сборки печатныхплАТ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU834952A1 (ru) |
-
1979
- 1979-07-05 SU SU792784652A patent/SU834952A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6477249A (en) | Hybrid type time-sharing multiple switching apparatus | |
EP0039948B1 (en) | Pcm switching element | |
SU834952A1 (ru) | Устройство дл сборки печатныхплАТ | |
EP0520425A2 (en) | Semiconductor memory device | |
US3761633A (en) | Time multiplex coupling arrangement for the connection of multiple buses of a time multiplex telephone exchange | |
SU1425704A1 (ru) | Устройство дл сжати векторов | |
SU1180898A1 (ru) | Устройство дл контрол логических блоков | |
US3995257A (en) | Sequential control system | |
SU1045388A1 (ru) | Коммутирующее устройство | |
SU966946A1 (ru) | Устройство дл установки радиоэлементов на плату | |
SU1123115A1 (ru) | Устройство автоматического набора номера абонента | |
SU843225A1 (ru) | Преобразователь кода грэ в двоичныйКОд и ОбРАТНО | |
RU2106677C1 (ru) | Автоматизированная система контроля параметров электронных схем | |
SU761951A1 (ru) | Устройство для контроля качества изоляции1 | |
SU1101820A1 (ru) | Датчик случайных последовательностей | |
SU1278850A1 (ru) | Устройство дл контрол генератора М-последовательностей | |
CA1091779A (en) | Input grouping arrangement for data gathering | |
SU532295A1 (ru) | Цифрова электронна вычислительна машина последовательного действи | |
SU1425696A1 (ru) | Устройство дл сопр жени каналов ввода-вывода с абонентами | |
SU955093A1 (ru) | Устройство дл обработки информации датчиков | |
SU728130A1 (ru) | Устройство дл контрол дискретных объектов | |
SU1073872A1 (ru) | Устройство дл управлени @ -фазным шаговым двигателем | |
SU1741136A1 (ru) | Устройство дл контрол мультиплексора | |
SU1430957A2 (ru) | Устройство дл тестового контрол цифровых блоков | |
SU1598215A1 (ru) | Устройство управлени доступом к общему каналу св зи |