SU813770A1 - Parallel-serial self-checking analogue-digital converter - Google Patents

Parallel-serial self-checking analogue-digital converter Download PDF

Info

Publication number
SU813770A1
SU813770A1 SU782586066A SU2586066A SU813770A1 SU 813770 A1 SU813770 A1 SU 813770A1 SU 782586066 A SU782586066 A SU 782586066A SU 2586066 A SU2586066 A SU 2586066A SU 813770 A1 SU813770 A1 SU 813770A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
circuit
zero
control
Prior art date
Application number
SU782586066A
Other languages
Russian (ru)
Inventor
Михаил Николаевич Селуянов
Original Assignee
Предприятие П/Я А-1586
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1586 filed Critical Предприятие П/Я А-1586
Priority to SU782586066A priority Critical patent/SU813770A1/en
Application granted granted Critical
Publication of SU813770A1 publication Critical patent/SU813770A1/en

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  прецизионных аналого-цифровых преобразователей в информационно-измерительных системах , устройствах автоматизированного контрол  управлени . Известно устройство контрол  последовательного аналого-цифрового преобразовател  (АЦП), содержащее дв дополнительных разр да, из которых бДин подсоединен к плюсу эталонного источника, другой - к его минусу ll Однако такое устройство характери зуетс  быстродействием, так как контроль АЦП производитс  за два так та и дополнительно требуетс  источник отрицательного эталонного напр .зсени . Известно также устройство контрол  работоспособности цифроаналоговых преобразователей,  вл ющихс  составной частью АЦП, имеющих резистивиую схему R « 2R, регистр, аналоговые пе реключатели, источники эталонных напр жений , аналоговый компаратор,источник уровней сравнени  и блок управлени  Г2 . Однако такое устройство имеет большой объем оборудовани / контроль производитс  за несколько тактов. Наиболее близким по технической сущности к предлагаемому  вл етс  параллельно-последовательный аналого-цифровой преобразователь, содержащий две т-разр дные резистивные схемы R 2R с подключенными к ним двухпозицирн ыми переключател ми, управл ющие входы которых подсоединены к пр мым и инверсным выходам резистора , выходы резистивных схем соединены между собой через два последовательно включенных резистора,три нуль-органа, дешифратор, генератор импульсов, распределитель тактов,источник эталонного напр жени , схеглл И, ИЛИ З . Однако в таком АЦП отсутствует самоконтроль. Наличие двух ЦАП значительно усложн ет применение известных средств )контрол  и не позвол ет получить высоких значений быстродействи  и обеспечить надежный контроль. Цель изобретени  - повышение достоверности и быстродействи  контрол  АЦП. Указанна цепь достигаетс;  тем, Что в параллельно-последовательный аыалого-цмфроэоП тф зобрэзосатель, содержащий две п --рс13р дг ые резистива ле схемы R 2R с 1-юд1 :л1оче шгз:ми к ним ДБухпоэиппоиным  переключател ми , упраэ:о | 2;4ке входы которых подсоединены к пр мы.- и инверсным выхо дам резистора, выходы резкстивнык схем соедииемы между собой через два последовательно вклкченкых резистора , три нуль-органа, дешифратор генератор импу.гтьсов, распрецепк елъ тактов, источ ;Н с эталогното наг р  кеки . схемы И, ИЛК, введены четвертЬй нуль-орган, спергилионный усипитйль , HHsepTHpyiomsiJi вход которого гюдсоединен к выходу второй резистив  ой охемы., а - еиивэртируквдий зхо,п. источнику эталон ого напр жени , его выход .- к J1цpвo jy входу четЕертого нулъ-Орга а, второй вход которого гюдсоединен к шигте измер емого напр  , а В л1ход к пегркому входу схемы ИЛИ, второй вход ко-торой ооедине  с выходом первого пу ь-органа, а выход подключен к первому входу oxef/ibi И, второй вход которой соединен о выходом схемы задержки, а выход охемл И соединен с входом логического блока , вход схемы задержки соединен с единичнь5м входом триггера и п--ым вЬкодом расгзределител  тактов, единичный выход триггера подсоедиие к управл ющему входу двухпозициоииого переключател , вход которого подсоединен к источнику эталонного напр жени , а выход к (гп + 1 )-ому резистору 2R первой резистивыой схемы,, На чертеже изображена скема предлагаемого устройства, Оно содержитнуль-органы 1-4,преобразователи 5 и 6 кода в напр же;ние/ опергцдионный усилитель 7, дешиф ратор 8,схемь; ИЛИ 9,схему И 10,схему 11 задержки г распределитель 12 тактов регистр 13,.триггер 14, логический блок 15, источник 16 этсшонного :-:ia.-пр х ени , генератор 17 иштульсов, дйухиозиционные перек7початели 1820; схегМ И 21 и 22, резистора 23-i-23-п; 2.4 схемы R. 2R,резисторы 25-1 - 25-п, 26, 21.. Устройство работает следующим об разом. Весь цикл преобразовани  происхо дит за п-тактов п - Rp п, где п - число рабочих тактов, а к 1 контрольный такт Работа АЦП без са моконтрол  проискодит следугадим образом . .По сигналу Установка С распр.ед« 1итель 12 тактов устанавливает регистр 13 в исходное состо ние .При переключатели 19 включаютс , а переключатели 18 выкл очаютс , а на один из двух входов каждого нуль-ор гана поступают соответственно напр  I t.. i,u-1 г j. . и03 --Так II l-ЭТ жени  и, О1- о -1 генератора 1/ поотупает на расгграцелитель 12 такто.в и н 15;епь стробировани  нуль-органов . Нуль-органгз вгдцают сигналы .1 npii и., U. . После демнфрации в соответствии с формулами , X,,, у х , х -х сигналы поступают дл  5правлени  регистром 13. В перЕО м такте преобразовани  зк..П10чаютс  два триггера старших разр дов, Соответстзенно включаютс  два ста.рли;х разр д,; переключателей 18 и вык;.иочаютс  два старших разр да переключателей 19. Далее управление этими двум  рггзр дами осуществл етс  дешифрслтором. Иа выходе двух преобразовате.пей 5 и 6 разность эталонных нз..пр жений вновь делитс  резисторами 25 и 26 на четыре ргшные части и поступает на вхо.цсл нуль-органов 1--3. В результате, например дл  /.(ес тиразр дного АЦП за 5 тактов происходит определение всех разр ;дов. Пр.и сачМО.коитроле на п--ом такте включаетс  трнпвр 14 и происходит кание переключател  20. При этом к напр жевиго U, добавл етс  напр жение равное .величине младшего разр да &U . Напр жение U поступает на вход нуль-органа 1, а напр жение U поступает на инвертируюш.ий вход усилител  7. Ка неинвертирующий вход усилител  7 поступает эталонное напр жение с первого входа источника эталон.ного напр жени , равное ,,, с учетом особенностей де;штел  R--2R на В зходе усилител  7 возникает напр жение 2ли-,.лт U + U . Если на выходе ну.ль-органов 4 Ux и. 4- и или и - д и , на выходе схем-л ИЛИ 9 формируетс  импульс неиСПразности, стробируег ый импульсом 11, который поступает в блок 15, где индицируетс , регистрируетс  и используетс  дл  восстанов-. лени  АЦП. Следующим циклом преобразовани  триггер 14 устанавливаетс  в нулевое состо ние, и. процесс .преобразовани  повтор етс . Таким образом самоконтроль производитс  за один аакт, что повьшает быстродействие контрол  АЦП, при этом дополнительно контролируютс  два АЦП и повышаетс  достоверность контрол  АЦП. Формула, изобретени  Параллельно-последовательный аналозго-цифровой преобразователь с самоконтролем , содержащий две т-раз р дные ре.эистивные схемы R-2K. с подключенными . к ним двухпозидионными переключател ми, управл ющие входы которых подсоединены к пр г.шм и инверсным выходам резистора, выходы резистивных схем соединены между собой через два последовательно включенных резистора, три нуль-органа, дешифратор, генератор импульсов, рас пределитель тактов, источник эталонного напр жени , схемы .И, ИЛИ, о тличающийс  тем, что, с целью повышени  достоверности и быст родействи  контрол , в него введены четвертый нуль-орган, операционный усилитель, инвертирующий вход которого подсоединен к выходу второй резистивной схемы, а пеинвертирующий вход - к источнику эталонного напр жени , его выход - к первому входу четвертого нуль-органа, второй вход которого подсоединен к шине измер емого напр жени , а выход к первому входу схемы ИЛИ, второй вход которой соединен с выходом первого нуль-органа , а выход подключен к первому входу схемы И, второй вход которой соединен с выходом схемы задержки,а выход схемы И соединен с входом логического блока, вход схемы задержки соединен с единичным входом .триггера и п-ым выходом распределител  тактов, единичный выход триггера подсоединен к управл ющему входу двухпозиционного переключател ,вход которого подсоединен к источнику эталонного напр жени , а выход к (т 1)-ому резистору 2R первой резистин ной схемы. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 185581, кл. G 06 f 17.08.64. 2.Авторское свидетельство СССР № .469212, кл. Н 03 К 13/17, 26.07.72. 3.Осгроверхов В.В. Динамические по1--решности АЦП, Энерги , 1975, с. 144-152 (поототип).The invention relates to computing and can be used to build precision analog-to-digital converters in information-measuring systems, devices for automated control control. A device for controlling a serial analog-to-digital converter (ADC) is known, containing two additional bits, of which bDin is connected to the plus of the reference source, the other to its minus ll. However, such a device is fast, since the control of the ADC is performed in two and so in addition, a source of a negative reference e.g. It is also known a device for monitoring the operability of digital-to-analog converters, which are an integral part of an ADC, having a resistive circuit R 2 2R, a register, analog switches, sources of reference voltages, an analog comparator, a source of reference levels and a control unit G2. However, such a device has a large amount of equipment / control produced in a few cycles. The closest in technical essence to the proposed invention is a parallel-serial analog-to-digital converter containing two t-resistor R 2R circuits with two-way switches connected to them, the control inputs of which are connected to the direct and inverse outputs of the resistor, the outputs resistive circuits are interconnected through two series-connected resistors, three null-organs, a decoder, a pulse generator, a clock distributor, a reference voltage source, a AND, OR Z circuit. However, in such an ADC there is no self-checking. The presence of two D / A converters considerably complicates the application of known means of control and does not allow obtaining high values of speed and ensuring reliable control. The purpose of the invention is to increase the reliability and speed of control of the ADC. This chain is achieved; However, in parallel-serial optical-phylooplc TP, there is a seeker containing two n - ps13rth resistive circuits of R 2R with 1-yd1: 1 or more of them: MI to them by switching switches, uprae: o | 2; 4ke whose inputs are connected to the direct current and inverse outputs of a resistor, the outputs of the resistive circuits are connected to each other through two successively connected resistors, three zero-organs, a decoder generator of impulses, distributed cycles, source, H with similarly loads r cakes. And, the ILC, introduced the fourth null-organ, spergilionic amplification, HHsepTHpyiomsiJi whose input is connected to the output of the second resistor oh., a - iiirtirukdiy zho, p. the source of the standard voltage, its output. to the Jy jy jy input of the fourth zero Org, the second input of which is connected to the shigta of the measured voltage, and the output to the light input of the circuit OR, the second input of which is connected to the output of the first connection -organ, and the output is connected to the first input of oxef / ibi I, the second input of which is connected to the output of the delay circuit, and the output is OK and connected to the input of the logic unit, the input of the delay circuit is connected to the single 5th input of the trigger and the n - th code of the clock allocator, single output of trigger trigger to control input the two-position switch, the input of which is connected to the source of the reference voltage, and the output to (hp + 1) -th resistor 2R of the first resistive circuit,. The drawing shows the skem of the proposed device, it contains zero-bodies 1-4, converters 5 and 6 of the code for example, an amplifier / amplifier 7, a decoder 8, a circuit; OR 9, circuit AND 10, delay circuit 11 g, 12 clock distributor register 13, trigger 14, logic block 15, source 16 etshonny: -: ia.-pr x eni, 17 generator of pulses, junction switches 720; Scheme And 21 and 22, resistors 23-i-23-p; 2.4 R. 2R circuits, resistors 25-1 - 25-p, 26, 21 .. The device works as follows. The entire conversion cycle takes place in p-cycles n - Rp n, where n is the number of working cycles, and to 1 control cycle, the operation of the ADC without self control will occur in the following way. .An signal Установка Installing the distribution of 1 clock 12 clock sets the register 13 to the initial state. When the switches 19 are turned on, and the switches 18 turn off, and one of the two inputs of each zero-gan is received, respectively, eg I t .. i , u-1 g j. . I03 - So II l-ET u, O1-about -1 of generator 1 / is lost to the trigger selector of 12 tact. and 15; the gating circuit of zero-organs. Zero-organisms capture signals .1 npii and., U.. After demfraction in accordance with the formulas, X ,,, y, x, x signals are sent to 5 to control register 13. In the conversion step of the conversion .. ..10 there are two high-order triggers, Two stats are included; x, ; switches 18 and out; two upper bits of switches 19 are assigned. Next, these two controllers are controlled by the decoder. After the output of the two transforms. Circuit 5 and 6, the difference in reference ns. The voltages are again divided by the resistors 25 and 26 into four parts and fed to the input of the zero-organs 1--3. As a result, for example, for all the bits of the TAC ADC, in 5 cycles, the definition of all bits; deduction of the switch and the coitro switch on the 14th cycle, turn on the switch 14 and the scrolling switch 20 occurs. adds a voltage equal to the magnitude of the lowest discharge & U. Voltage U is fed to the input of the zero-organ 1, and voltage U is fed to the inverting input of the amplifier 7. A non-inverting input of the amplifier 7 receives the reference voltage from the first input source of reference voltage, equal to ,, taking into account the characteristics of de; c = R - 2R n and In the amplifier 7, a voltage of 2 or -, lt U + U arises. If the output of the zero organs 4 Ux and 4 - and or - and u, the output of the nondisparability pulse is generated at the output of the OR 9 circuit 9. pulse 11, which enters block 15, where it is indicated, recorded and used to restore the ADC. With the next conversion cycle, trigger 14 is set to the zero state, and the conversion process is repeated. Thus, the self-control is performed in one step, which increases the speed of control of the ADC, while additionally controlling with two ADCs and ADC increases the accuracy of control. Formula, Inventions Parallel-to-serial self-monitoring analog-digital converter containing two T-times regular R-2K real-time circuits. with connected. to them are two-position switches, the control inputs of which are connected to the auxiliary and inverse outputs of the resistor, the outputs of the resistive circuits are interconnected through two series-connected resistors, three zero-organs, a decoder, a pulse generator, a clock distributor, a source of reference voltage circuits. And, OR, differing in the fact that, in order to increase the reliability and speed of the control, a fourth null organ, an operational amplifier, whose inverting input is connected to the output of the second cut, is introduced into it and the inverting input to the source of the reference voltage, its output to the first input of the fourth null organ, the second input of which is connected to the bus of the measured voltage, and the output to the first input of the OR circuit, the second input of which is connected to the output of the first zero-organ, and the output is connected to the first input of the AND circuit, the second input of which is connected to the output of the delay circuit, and the output of the AND circuit is connected to the input of the logic unit, the input of the delay circuit is connected to the single trigger input and the n-th output of the clock distributor, single you od trigger is connected to a control input of a two-position switch, whose input is connected to a source of reference voltage and the output to the (m 1) th resistor 2R resistin hydrochloric first circuit. Sources of information taken into account in the examination 1. USSR author's certificate number 185581, cl. G 06 f 17.08.64. 2. USSR author's certificate number .469212, cl. H 03 K 13/17, 07.27.72. 3.Osgroverkhov V.V. Dynamic Po1 - solutions of ADC, Energie, 1975, p. 144-152 (pototip).

Claims (1)

Формула, изобретенияClaim Параллельно-последовательный аналого-цифровой преобразователь с самоконтролем, содержащий две т-раз рядные резистивные схемы R-2R с подключенными, к ним двухпозиционными 'переключателями, управляющие входы которых подсоединены к прямым, и инверсным выходам резистора, выходы резистивных схем соединены между собой через два последовательно включенных резистора, три нуль-органа, дешифратор, генератор импульсов, распределитель тактов, источник эталонного напряжения, схемы И, ИЛИ, от- ₽ личающийся тем, что, с целью повышения достоверности и быстродействия контроля, в него введены четвертый нуль-орган, операционный усилитель, инвертирующий вход которого подсоединен к выходу второй резистивной схемы,' а пеинвертирующий вход - к источнику эталонного напряжения, его выход - к первому входу четвертого нуль-органа, второй вход которого подсоединен к шине измеряв- 15 мого напряжения, а выход к первому входу схемы ИЛИ, второй вход которой соединен с выходом первого нуль-органа, а выход подключен к первому входу схемы И, второй вход которой 20 соединен с выходом схемы задержки,а выход схемы И соединен с входом логического блока, вход схемы задержки соединен с единичным входом триггера и η-ым выходом распределителя тактов, единичный выход триггера подсоединен к управляющему входу двухпозиционного переключателя,вход которого подсоединен к источнику эталонного напряжения, а выход к (т *· 1)-ому резистору 2R первой резистивной схемы.A parallel-serial analog-to-digital converter with self-control, containing two t-times in-line resistive circuits R-2R with connected on-off switches, the control inputs of which are connected to direct and inverse outputs of the resistor, the outputs of the resistive circuits are interconnected through two series-connected resistors, three zero-organs, decoder, pulse generator, clock distributor, reference voltage source, AND, OR circuits, characterized in that, in order to increase the reliability and In terms of control performance, a fourth zero-organ is introduced into it, an operational amplifier whose inverting input is connected to the output of the second resistive circuit, and the de-inverting input is connected to the reference voltage source, its output is to the first input of the fourth zero-organ, the second input of which is connected to bus measuring 15 voltage, and the output to the first input of the OR circuit, the second input of which is connected to the output of the first zero-organ, and the output is connected to the first input of the circuit And, the second input of which 20 is connected to the output of the delay circuit, and the output of the circuits s And is connected to the input of the logic unit, the input of the delay circuit is connected to the single input of the trigger and the ηth output of the clock distributor, the single output of the trigger is connected to the control input of the on-off switch, the input of which is connected to the reference voltage source, and the output to (t * · 1 ) -th resistor 2R of the first resistive circuit.
SU782586066A 1978-03-02 1978-03-02 Parallel-serial self-checking analogue-digital converter SU813770A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782586066A SU813770A1 (en) 1978-03-02 1978-03-02 Parallel-serial self-checking analogue-digital converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782586066A SU813770A1 (en) 1978-03-02 1978-03-02 Parallel-serial self-checking analogue-digital converter

Publications (1)

Publication Number Publication Date
SU813770A1 true SU813770A1 (en) 1981-03-15

Family

ID=20751700

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782586066A SU813770A1 (en) 1978-03-02 1978-03-02 Parallel-serial self-checking analogue-digital converter

Country Status (1)

Country Link
SU (1) SU813770A1 (en)

Similar Documents

Publication Publication Date Title
SU813770A1 (en) Parallel-serial self-checking analogue-digital converter
SU809554A1 (en) Device for analogue-digital conversion
SU688987A1 (en) Converter of the rate of variation of analogue signal into time interval
US3827047A (en) Self calibrating digital to a.c. converter for multiple conversion
SU951694A1 (en) Device for measuring analog values with automatic scaling
SU718914A1 (en) Bipolar analogue-digital converter
SU1640818A1 (en) Analog-to-digital converter
SU984033A1 (en) Analogue-digital converter
SU781851A1 (en) Multichannel analogue-digital squaring device
SU1455391A1 (en) A-d converter
SU905998A1 (en) Analogue-digital converter
SU750535A1 (en) Multichannel voltage-to-code converter
RU1786661C (en) Analog-to digital converter
SU869022A1 (en) Voltage-to-parallel type code converter
SU451097A1 (en) Device for stepwise approximation of electrical signals
SU886236A2 (en) Self-checking analogue-digital converter
SU773926A1 (en) Analogue-digital conversion device
SU1029155A2 (en) Calibrated voltage source
SU706820A1 (en) Device for positioning object
SU842709A1 (en) Device for extremum determination
SU621087A1 (en) Analogue-digital converter
SU871328A1 (en) Analog to digital converter with error correction
SU864010A1 (en) Digital measuring device
SU746543A1 (en) Computing device for determining non-stationary stochastic objects
SU771869A1 (en) Analogue-digital converter