SU807317A1 - Device for solving algebraic equation systems - Google Patents
Device for solving algebraic equation systems Download PDFInfo
- Publication number
- SU807317A1 SU807317A1 SU782672502A SU2672502A SU807317A1 SU 807317 A1 SU807317 A1 SU 807317A1 SU 782672502 A SU782672502 A SU 782672502A SU 2672502 A SU2672502 A SU 2672502A SU 807317 A1 SU807317 A1 SU 807317A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- inputs
- outputs
- adders
- groups
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ(54) DEVICE FOR SOLVING SYSTEMS OF ALGEBRAIC EQUATIONS
1one
Изобретение относитс к вычислительной технике и может быть использовано дл решени систем алгебраических уравнений.The invention relates to computing and can be used to solve systems of algebraic equations.
Известно устройство, позвол ющее получать значени переменных, соответствующих решению заданной системы линейных алгебраических уравнений/ представл ющее собой совокупность комбинационных решающих узлов, таких как многоразр дный умножитель на посто нный коэффициент, многоразр дный сумматор, многоразр дный интегратор и т.д., соединенные между собой в соответствии, с математическим описанием решаемой задачи и искомсге решение находитс как установившеес з-начение переходного процесс . схеме с обратной св зью 1 ,A device is known that allows to obtain the values of variables corresponding to the solution of a given system of linear algebraic equations / representing a set of combinational decision nodes, such as a multi-bit multiplier by a constant coefficient, a multi-bit adder, a multi-bit integrator, etc., connected between In accordance with the mathematical description of the problem being solved, the solution is found as an established transition process. feedback circuit 1,
Однако использование дискретных логических элементов дл построени указанной выше совокупности комбинационных решающих узлов и функционирующих в схемах с обратной св зью не всегда позвол ет установитьс схеме в устойчивое- состо ние вследствие , возникновени сост заний, вызванно .е разбросом параметров задержек логических элементов.However, the use of discrete logic elements to build the above set of combinational decision nodes and operating in feedback schemes does not always allow the circuit to become stable because of the occurrence of congestion caused by the spread of the delay parameters of the logic elements.
Наиболее близким по своей технической сущности к предлагаемому вл етс устройство, состо щее из первой- и второй группы сумматоров, первой и второй группы комбинационных масштабных узлов и инверторов, входы устройства соединены с входами инверторов и с первыми входами сумматоров первой группы, выходы инвен0 торов соединены с первыми входами сумматоров второй группы, выходы первой и второй группы комбинационных масштабных узлов соединены соответственно с вторыми входаили сумма5 торов первой и второй группы, выходы -сумматоров второй группы соединены с третьими входами сумматоров первой группы, а выходы сумматоров первой группы(Соединены с входами первой The closest in technical essence to the present invention is a device consisting of the first and second groups of adders, the first and second groups of combinational scale nodes and inverters, the device inputs are connected to the inputs of inverters and the first inputs of the adders of the first group, the outputs of the Inventors are connected with the first inputs of the adders of the second group, the outputs of the first and second groups of combinational scale nodes are connected respectively with the second inputs of the sum of 5 tori of the first and second groups, the outputs of the totalizers of the second the second group are connected to third inputs of the adders of the first group, and the outputs of the adders of the first group (connected to a first input
0 и второй Группы комбинационных масш-, табных узлов 2.0 and the second group of combinational large-scale tabular nodes 2.
Недостатком данного устройства вл етс .узкий класс решаемых задач The disadvantage of this device is the narrow class of tasks
5 из-за возникновени и генерации вследствие-сост заний в схеме,вызванное разбросом параметров задержек логических элементов.5, due to the occurrence and generation due to the congresses in the circuit, caused by the variation of the delay parameters of the logic elements.
Цель изобретени - расширение класса решаемых задач.The purpose of the invention is the expansion of the class of tasks.
0 Поставленна цель достигаетс тем, что в устройство, содержащее первую и вторую группы сумматоров., первую и вторую грулпы масштабных узлов и элементы НЕ, причем входы устройства соединены непосредствен но с первыми входами сумматоров пер вой группы и через соответствующие элементы НЕ - с первыми входами сумматоров второй группы, выходы масштабных.узлов первой и второй группы соединены соответственно с вторыми входами сумматоров первой второй группы, выходы сумматоров второй группы соединены с третьими входами сумматоров первой группы, введены группа Д-триггеров, группа компараторов, коммутатор, группа элементов задержки и генератор оди ночных импульсов, причем выходы сумматоров первой группы соединены с первыми входами компараторов груп пы и с первыми входами Д-триггеров группы, выходы которых подключены к выходам устройства, к вторым вхо дам компараторов группы и к входам масштабных узлов первой, и второй группы, вь.ходы компараторов группы соединены с соответствующими входами компаратора, выходы которого под ключены к первЕлм входам элементов задержки группы, соединенных между собой последовательно, выход послед наго элемента задержки соединен с входом генератора одиночных импульсов , выход которого,соединен с вторыми входами Д-триггеров группы. На чертеже представлена блок-схе ма устройства. Устройство содержит входы 1 и 2 элементы НЕ 3, первую 4-7 и вторую 8-11 группы масштабных узлов, первую группу сумматоров 12 и 122, вторую группу сумматоров 12 и 12, группу Д-триггеров 15, группу компа раторов 16, коммутатор 17, группу элементов 18 задержки, генератор 19 одиночных импульсов и выходы 13 и 14 устройства. Устройство работает следующим образом. На входы 1 устройства поступают старшие разр ды значений правой части F; - FYJ заданной системы уравнений, представленной в матричHO d виде X Bv + F /На входы 2 устройства поступают младшие разр ды значений правой части F - F{ системы уравнений (1) На выходах 13 устройства вырабатыва ютс значени старших разр дов искомого вектора неизвестных в уравнении (1) xt) - х а на выходах 14 устройства выраб.атываютс значен младших разр дов х - х. На первой группе комбинационных масштабных узлов 4-7 прои.зводитс умножени искомого вектора неизвестных х на коэффициенты матрицы В системы уравнений (1), а на второй группе комбинационных масштабных узлов 8-11 производитс умножение искомого вектора переменных х на коэффициенты матрицы А, определ емой выражением А Е - В (2) На сумматоре 12-j производитс суммирование частичных произведений искомого вектора переменных х на коэффициенты первой строки матрицы А, определ емой выражением (2) с инвертированным значением компоненты свободных членов F . На сумматоре 12 производитс суммирование частичных произведений искомого вектора переменных х на коэффициенты п-ой строки матрицы А с инвертированным значением компоненты свободных членов Р„,где п - пор док решаемой системы уравнений, На сумматоре 12 производитс суммирование частичных произведений искомого вектора переменных х на коэффициенты первой строки матрицы В,определ емой выражением (1), с q младшими разр дами полученной суммы на сумматоре 12 . и со значением ко.мпоненты свободных членов F , На сумматоре 122 производитс суммирование частичных произведений искомого вектора переменных х на коэффициенты п-ой строки матрицы В с q младшими разр дами полученной суммы на сумматоре 12 и со значением компоненты свободных членов F, В искомое состо ние на выходах группы Д-триггеров 15 записан вектор начального приближени х°. При поступлении на входы: 1 и 2 устройства вектора .правой части F уравнени (1) , на выходах первой группы сумматоров 12. и 122 вырабатываетс в течение времени переходного процесса в схеме устройства, промежуточное значение вектора х . Группа компараторов 16 производит поразр дное сравнение компонент вектора на выходе группы Д-триггеров 15 и- компонент вектора на входе группыД-триггеров 15 х , и как только происходит изменение какоголибо разр да на входе группы Д-триггеров 15 соответствующий компаратор 16 вырабатывает сигнал несоответстви , который поступает на коммутатор 17. Коммутатор 17 передает сигнал несоответстви к соответствующему входу последовательно соединенных, между собой элементов задержки. Задержанный сигнал несоответстви с выхода последовательно соединенной группы элементов 18 задержки поступает на вход генератора 19 одиночных импульсов, который вырабатывает управл ющий синхроимпульс, поступающий на вторые входы (входы синхронизации) группы0 The goal is achieved by the fact that the device containing the first and second groups of adders, the first and second scale nodes and elements are NOT, the device inputs are connected directly to the first inputs of the first group adders and through the corresponding elements NOT to the first inputs the adders of the second group, the outputs of the scale nodes of the first and second groups are connected respectively to the second inputs of the adders of the first second group, the outputs of the adders of the second group are connected to the third inputs of the adders of the first group , a group of D-flip-flops, a group of comparators, a switch, a group of delay elements and a generator of single pulses are introduced, the outputs of the adders of the first group are connected to the first inputs of the group comparators and to the first inputs of the D-flip-flops of the group, the outputs of which are connected to the outputs of the device, the second inputs of the group comparators and to the inputs of the scaled nodes of the first and second groups, the comparators of the group are connected to the corresponding inputs of the comparator, the outputs of which are connected to the first-end inputs of the group delay elements, interconnected in series, the output of the latter of the delay element is connected to the input of a generator of single pulses, the output of which is connected to the second inputs of the D-flip-flops of the group. The drawing shows a block diagram of the device. The device contains inputs 1 and 2 of the HE 3 elements, the first 4-7 and the second 8-11 groups of large-scale nodes, the first group of adders 12 and 122, the second group of adders 12 and 12, the group of D-flip-flops 15, the group of comparators 16, the switch 17 , a group of delay elements 18, a generator of 19 single pulses and outputs 13 and 14 of the device. The device works as follows. The highest bits of the values of the right-hand side F are fed to the inputs 1 of the device; - FYJ of a given system of equations represented in the matrix D as X Bv + F / The lower bits of the values of the right-hand side F - F {equation systems (1) arrive at the inputs 2 of the device (1) At the outputs 13 of the device, the values of the higher bits of the desired vector of unknowns Equation (1) xt) - x and at outputs 14 of the device, the output of the low-order bits x - x. The first group of combinational scale nodes 4–7 multiplies the unknown vector x by the coefficients of the matrix B of the system of equations (1), and the second group of combinational scale nodes 8–11 multiplies the desired vector of variables x by the coefficients of the matrix A defined by expression A E - B (2) At the adder 12-j, the partial products of the desired vector of variables x are summed by the coefficients of the first row of the matrix A, defined by expression (2) with the inverted value of the component free Lenov F. The adder 12 performs the summation of the partial products of the desired vector of variables x by the coefficients of the nth row of the matrix A with the inverted value of the components of the free members of P, where n is the order of the solved system of equations. On the adder 12, the partial products of the desired vector of variables x are added by the coefficients the first row of the matrix B, defined by expression (1), with q lowest bits of the sum obtained on the adder 12. and with the value of the coefficients of the free members F, the adder 122 summarizes the partial products of the desired vector of variables x by the coefficients of the nth row of the matrix B with q lower-order digits of the sum obtained on the adder 12 and with the value of the component of the free members F, B the desired state the output of the group of D-flip-flops 15 is written the vector of initial approximations °. Upon arrival at the inputs: 1 and 2 devices of the vector of the right-hand side F of equation (1), at the outputs of the first group of adders 12. and 122 are generated during the transient time in the circuit of the device, the intermediate value of the vector x. The comparators group 16 produces a one-by-one comparison of the vector components at the output of the D-flip-flop group 15 and the vector component at the input of the D-flip-flop group 15 x, and as soon as a change in any bit of the D-flip-flop 15 group occurs, the corresponding comparator 16 generates a mismatch signal which arrives at the switch 17. The switch 17 transmits a mismatch signal to the corresponding input of the delayed elements connected in series between each other. The delayed mismatch signal from the output of a series-connected group of delay elements 18 is fed to the input of a single pulse generator 19, which produces a control sync pulse input to the second inputs (synchronization inputs) of the group
Д-триггеров 15 и производит запись, промежуточного значени кода х в группу Д-триггеров 15. Новое состо ние выходов группы Д-триггеров 15 хпоступает по цепи обратной св зи на входы .первой и второй группы комбинационных масштабных узлов и по истечении времени переходных процессов в схеме устройства на выходах первой группы сумматоров 12 и 12jj отрабатывает новое значение промежуточного кода X , которое сравниваетс на группе компараторов 16 со значением кода х на выходах группы Д-триггеров 15, и так далее. Процесс повтор етс до установлени равенства значений кодов на входах и выходах группы Д-триггеров 15.D-flip-flops 15 and record the intermediate value of the code x to the D-flip-flops group 15. A new state of the outputs of the D-flip-flops group 15 is fed through a feedback circuit to the inputs of the first and second groups of combinational scale nodes and after the time of transients in the circuit diagram, the outputs of the first group of adders 12 and 12jj work out a new value of intermediate code X, which is compared on the group of comparators 16 with the code value x on the outputs of the group of D-flip-flops 15, and so on. The process is repeated until the equality of the code values at the inputs and outputs of the D-flip-flop group 15 is established.
Дл исключени неправильной работы схемы необходимо соблюдать следующие ограничени на параметры группы элементов 18 задержки:To prevent the circuit from malfunctioning, the following restrictions on the parameters of the group of delay elements 18 must be observed:
1. Передний афронт импульса с выхода генератора 19 одиночных импульсов , определ емый временем задержки элементов 18 задержки, должен по вл тьс по окончаний переходных процессов на всех выходах первой группы сумматоров 12. и 123. Выполнение этого услови обеспечиваетс следующими соотношени ми1. The front pulse of the output of the generator 19 single pulses, determined by the delay time of the delay elements 18, should appear after the transients at all outputs of the first group of adders 12 and 123. This condition is satisfied by the following relations
р-1p-1
Лр :Т-2д, -лLr: T-2d, l
т Т .... р РН 3 -It T .... p PH 3 -I
где Тр(,2...,р) - некоторый параметр j-ro информационного выхода первой группы сумматоров 12, и 12/j определ емый соотношениемwhere Tp (, 2 ..., p) is some parameter j-ro of the information output of the first group of adders 12, and 12 / j defined by the relation
( Чпчп bwin(Bcp cpr
.-iniax .-iniax
Т; тахT; max
t + о /t + o /
гдеWhere
максимальное врем пере1 WCSX ходного процесса по 1-ому выходу первой группы сумматоров 12 и 12,2 ; минимальное врем переходw-in ного процесса по выходу первой группы сумматоров 12 и 122;the maximum time Pe1 WCSX running process on the 1st output of the first group of adders 12 and 12.2; the minimum transition time for the w-in process after the output of the first group of adders 12 and 122;
минимальное врем задержд W4H ки в группе компараторов 16 и генераторе 19 одиночных импульсов; максимальное врем перек oix лючени Д-триггера; максимальный разброс временного интервала одновременного поступлени информации на входы 1 и 2 устройства;the minimum W4H delay time in the group of comparators 16 and the generator 19 of single pulses; the maximum switching time oix of the D-flip-flop; maximum variation of the time interval for simultaneous arrival of information at inputs 1 and 2 of the device;
,: Ц)ш.5 наибольшее по величине врем переходного процесса из всего множеств MaKCHMaAbHbix значений длительности переходных процессов по i-ому выходу,: C) sh.5 is the longest transient process time of the entire set of MaKCHMaAbHbix values of the duration of transient processes at the i-th output
первой группы сумматоров (,2,...р) при ij j ; р - значение, численно равное произведению количества разр дов представлени искомых переменных на пор док- решаемой системы уравнений.the first group of adders (, 2, ... p) with ij j; p is a value that is numerically equal to the product of the number of bits of the representation of the desired variables by the order of the solved system of equations.
2,Гонки между состо ни ми,вызванные тем, что в течение одного пере;ходнрго процесса в первой 4-7 и во 2, Races between conditions caused by the fact that during one transition, in the first process in the first 4-7 and during
o второй 8-11 группах масштабных узлов и сумматоров 12 , 122, 2, 124 генератор 19 одиночных импульсов выдает серию синхроимпульсов, поступающих на вторые входы группы Д-триг5 геров 15. Это ограничение снимаетс путем подбора длительности синхроимпульсов , вырабатываемого генератором 19 одиночных импульсов в соответствии со следующим соотношениемo the second 8-11 groups of scale nodes and adders 12, 122, 2, 124, a generator of 19 single pulses outputs a series of clock pulses arriving at the second inputs of the D-trig 5 Gerov 15 group. This limitation is removed by selecting the duration of the clock pulses generated by the generator 19 of single pulses according to the following relationship
00
С (4r«ax-t,- jyi-in ,) + (ti,,) + T)vnoix DminC (4r "ax-t, - jyi-in,) + (ti ,,) + T) vnoix Dmin
-D длительность синхроимгде пульсов с выхода генератора 19 одиночных импуль5 сов ;-D is the sync pulse pulse duration from the generator output of 19 single pulses of 5 ows;
максимальное врем переbWCJIX ходного процесса в одном из компараторов группы компараторов 16 и генера0 торе 19 одиночных импульсов;the maximum running time of a running process in one of the comparators of the group of comparators 16 and the generator 19 of single pulses;
- минимальное врем переклю DVnW чени Д-триггера. Использование дополнительных эле5 ментов и новых св зей между ними выгодно отличает предлагаемое устройство дл решени систем алгебраических уравнений от известного, так как позвол ет находить решение дл - minimum time switch DVnW D-flip-flop. The use of additional elements and new connections between them favorably distinguishes the proposed device for solving systems of algebraic equations from the known, since it allows one to find a solution for
0 олее широкого класса задач путем устранени генерации в схеме устройства , вызванной разбросом параметров задержек логических элементов, что увеличивает схему применени подобного рода устройств.0 of a wider class of tasks by eliminating the generation in the device circuit caused by the spread of the parameters of delays in logic elements, which increases the pattern of application of such devices.
5five
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782672502A SU807317A1 (en) | 1978-10-09 | 1978-10-09 | Device for solving algebraic equation systems |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782672502A SU807317A1 (en) | 1978-10-09 | 1978-10-09 | Device for solving algebraic equation systems |
Publications (1)
Publication Number | Publication Date |
---|---|
SU807317A1 true SU807317A1 (en) | 1981-02-23 |
Family
ID=20788685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782672502A SU807317A1 (en) | 1978-10-09 | 1978-10-09 | Device for solving algebraic equation systems |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU807317A1 (en) |
-
1978
- 1978-10-09 SU SU782672502A patent/SU807317A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Hollis et al. | The effects of precision constraints in a backpropagation learning network | |
SU662932A1 (en) | Fibonacci p-code-to-binary code converter | |
SU807317A1 (en) | Device for solving algebraic equation systems | |
CN110673824A (en) | Matrix vector multiplication circuit and circular neural network hardware accelerator | |
SU732880A1 (en) | Device for resolving differential equations | |
SU1179368A1 (en) | Correlator | |
RU2805259C1 (en) | Code-to-frequency converter | |
SU1051535A1 (en) | Device for dividing | |
SU881761A1 (en) | Device for computing coefficients of expansion of function into series | |
SU993290A1 (en) | Digital-probabilistic device for solving linear equations | |
SU1080138A1 (en) | Generator of correlated sequence of random numbers | |
SU962925A1 (en) | Device for computing function: z equals square root from squared x plus squared y | |
SU807320A1 (en) | Probability correlometer | |
SU1173413A1 (en) | Probability analog-to-number converter | |
SU949654A1 (en) | Square rooting device | |
SU1151956A1 (en) | Squaring device | |
SU577528A1 (en) | Adder-accumulator | |
SU1124284A1 (en) | Matrix computing device | |
RU2029368C1 (en) | Device for simulating neurons | |
SU955051A1 (en) | Integral differential calculator digital differential device | |
SU1730623A1 (en) | Digital multiplication-division device | |
SU1157541A1 (en) | Sequential multiplying device | |
SU1134947A1 (en) | Device for calculating values of polynominal m-th order | |
SU798858A1 (en) | Computing unit of digital network model for solving partial differential equations | |
SU798859A1 (en) | Computing unit of digital network model for solving partial differential equations |