SU801253A1 - Делитель частоты следовани иМпульСОВ C АВТОМАТичЕСКи изМЕН ющиМС КОэффициЕНТОМ дЕлЕНи - Google Patents

Description

Изобретение относится к импульсной технике и автоматике и может быть использовано в управляющих устройствах чертежно-графических автоматов, в частности для разгона и торможения шаговых двигателей.

Известен делитель частоты следования импульсов с автоматически изменяющимся коэффициентом деления, содержащий двоичный делитель частоты, блок записи параллельного кода, реверсивный счетчик импульсов, дешифратор и два элемента И (11.

Недостатком данного устройства является невозможность его применения для схем управления шаговыми двигателями при отработке последними количества шагов не кратных удвоенному значению максимального числа в реверсивном счетчике, например в чертежно-графических автоматах.

Наиболее близок к изобретению по технической сущности делитель частоты с автоматически изменяющимся коэффициентом деления, содержащий двоичный делитель частоты, блок записи параллельного кода, реверсивный счетчик импульсов, вычитающий счетчик импульсов, два элемента И, блок сравнения, дешифратор, коммутатор- с двумя триггерами и двумя элементами И и кодовую шину, при этом выходы двух элементов И подключены к соответствующим входам реверсивного счетчика импульсов, первый выход которого (импульс переполнения реверсивного счетчика) подключен к четвертому входу ко>«иутатора, а второй выход - к первому входу блока сравнения и через первый вход блока записи параллельного кода - к первому входу двоичного делителя частоты, второй вход которого подключен к входной шине, а выход - ко второму входу блока записи параллельного кода, к первш входам двух элементов И и к первому входу вычитающего счетчика импульсов , второй вход которого подключен к кодовой шине, а выход - ко второму входу блока сравнения и через дешифратор - ко второму входу коммутатора, первый вход которого подключен к входной шине, третий вход - к выходу блока сравнения, а выходы - ко вторым входам элементов И £.2].

Недостаток данного устройства заключается в том, что изменение частоты на его выходе, соответствующее участкам увеличения и уменьшения частоты, происходит только по линейному закону, монотонно увеличиваясь и уменьшаясь. Устройство не может функционировать при занесении в вычитающий счетчик нечетного двоичного кода, по абсолютной величине меньшего удгоенного значения максимального кода еверсивного счетчика импульсов. Кроме того, в данном делителе частоты входная частота максимально может быть по делена на число, равное максимальному коду реверсивного счетчика, т.е. кратному числу в двоичной системе исчисления. Это ограничивает .сферу при менения такого делителя частоты.

Цель изобретения - расширение функциональных возможностей.

Поставленная цель достигается тем, 15 что в делитель частоты следования импульсов с автоматически изменяющимся коэффициентом деления, содержащий двоичный делитель частоты, первый вход которого подключен к входной шине£0 и первому входу коммутатора, второй вход - к выходу блока записи параллельного кода, а выход - к первым входам элементов И, входу блока записи параллельного кода и входу вычитающего счетчика импульсов, разрядные входы которого подключены к кодовой шине, а выход - к входу дешифратора нуля и первому входу блока сравнения, второй вход которого соединен . , с разрядными выходами реверсивного ¹ счетчика импульсов, а выход - со вторым входом коммутатора, третий вход которого подключен к выходу дешифратора нуля, а выходы коммутатора - ко вторым входам элементов И, выходы которых соединены со входами реверсивного счетчика импульсов, введен дешифратор максимального кода, вход которого соединен со вторым входом блока сравнения, а выход - с 40 четвертым входом коммутатора, при этом выходы старших разрядов реверсивного счетчика импульсов соединены с разрядными входами блока записи параллельного кода, а установочный · вход первого разряда - с входом пер счетчика 3 в двоичный делитель 1,. поступает на вход счетчика 4 и через элемент 5 поступает на суммирующий вход счетчика 3. Частота F_Sb,_xHa выходе Двоичного делителя 1 остается постоянной до тех пор, пока не заполнятся

1...К разряды счетчика 3. С приходом следующего импульса на + вход

1...К разряды счетчика 3 установятся в 0, а (К+1) разряд - в 1 и в результате увеличится частота F_Bbix, которая останется постоянной до следующего импульса переполнения 1...К разрядов счетчика 3. Таким образом частота Рвыдбудет ступенчато возрастать по мере увеличения кода в счетчике 3 и установится максимальной при равенстве значений кода в счетчике 3 и числа в дешифраторе 14.

Если значение кода в счетчике 4 больше удвоенного значения числа в дешифраторе 14, то сигнал .с его выхода после достижения равенства кода счетчика 3 и числа в дешифраторе 14 устанавливает триггер 11 в единичное состояние и снимает тем самым разрешающий потенциал с нулевого выхода триггера 11 на вход элемента 5, запрещая прохождение импульсов на суммирующий вход счетчика 3. С этого момента установившаяся максимальная частота импульсов Р_выхс выхода двоичного делителя 1 сохраняется до тех пор, пока код счетчика 4 не сравняется с кодом в счетчике 3. После сравнения кодов блок 7 выдает разрешающий потенциал на элемент 12, импульс с выхода которого устанавливает триггеры 10 и 11 в единичное состояние, в результате чего с единичного выхода триггера 10 поступает разрешающий потенциал на элемент б. Импульсы с выхода двоичного делителя 1 через элемент б начинают поступать на вычитающий вход счетчика 3 и уменьшать в нем значение кода, что приводит соответственно к ступенчатому снижению выходной частоты Разделителя.

вого разряда вычитающего счетчика импульсов .

На чертеже представлено устройство, 'структурная электрическая схема.

Схема содержит двоичный делитель 1 частоты, блок 2 записи параллельного кода, реверсивный счетчик 3 импульсов, вычитающий счетчик 4 импульсов, элементы 5 и 6 И, блок 7 сравнения, дешифратор 8 нуля, коммутатор 9, триггеры 10 и 11 коммутатора, элементы 12 и 13 И коммутатора, дешифратор 14 максимального кода, кодовая шина 15.

Делитель частоты следования импульсов работает следующим образом.

Импульсы с частотой Pg* поступают на вход двоичного делителя 1. Импульс переполнения с выхода двоичного делителя 1 через блок 2 переписывает ' прямой код старших (k+1)...m разрядов

Когда'код в счетчике 4 станет равным нулю, дешифратор 8 подаст разрешающий потенциал на элемент 13 для прохождения импульсов на сброс триггеров 10 и 11 в нулевое состояние и возвращения делителя частоты в исходное состояние. Для выполнения следующего цикла работы устройства подается новый код по шине 15 в счетчик 4 и одновременно значение первого разряда этого кода на установочный вход первого разряда счетчика 3, что всегда создает четную разность между кодами в счетчиках 4 и 3 для выполнения условия сравнения кодов в блоке 7.

Если значение кода в счетчике 4 меньше удвоенного значения числа в дешифраторе 14, то частота импульсов РеыхС выхода двоичного де5 лителя 1 увеличивается до такой величины, пока увеличивающееся значение кода счетчика 3 не станет равным уменьшающемуся значению кода счетчика 4. После сравнения кодов блок 7 {выдает разрешающий потенциал на эле- j мент 12 для прохождения импульса входной частоты Рви на установку триг геров 10 и 11 в единичное состояние. Разрешающий потенциал с нулевого выхода триггера 11 снимается с элемента 5, а разрешающий потенциал с единичного выхода триггера 10 подается на элемент 6. С этого момента счетчик 3 начинает работать на уменьшение кода в нем, тем самым ступенчато уменьшая частоту импульсов F_BbtxC выхо»15 да двоичного делителя 1.

Цикл работы делителя частоты заканчивается аналогично описанному выше при появлении нулевого значения кода в счетчике 4. 20

Частота на выходе двоичного делителя 1 равна во всех случаях где m - общее число разрядов счетчи- 25 ка 3;

К - число младших 1 ... К разрядов счетчика 3;

М - число в старших (К+1)...т разрядах счетчика 3.

Данный делитель частоты следования импульсов с автоматически изменяющимся коэффициентом деления обеспечивает функционирование как с четными, так и нечетными кодами деление входной частоты на произвольное целое число в пределах разрядности реверсивного счетчика не только по линейному, но и по ступенчатому закону на участках увеличения и уменьшения выходной час—40 тоты.

Claims (2)

1. закону, монотонно увеличива сь и уменьша сь. Устройство не может функционировать при занесении в вычитающий счетчик нечетного двоичного кода, по абсолютной величине меньшего удшоенного значени  максимального кода реверсивного счетчика импульсов. Кром того, в данном делителе частоты входна  частота максимально может быть по делена на число, равное максимальному коду реверсивного счетчика, т.е кратному числу в двоичной системе нечислени . Это ограничивает .сферу при менени  такого делител  частоты. Цель изобретени  - расширение фун циональных возможностей. Поставленна  цель достигаетс  тем что в делитель -частоты следовани  им пульсов с автоматически измен ющимс  коэффициентом делени , содержащий двоичный делитель частоты, первый вход которого подключен к входной ши и первому входу коммутатора, второй вход - к выходу блока записи параллельного кода, а выход - к первым вхо дам элементов И, входу блока записи параллельного кода и входу вычитающего счетчика импульсов, разр дные входы которого подключены к кодовой шине, а выход - к входу дешифратора нул  и первому входу блока сравнени , второй вход которого соединен с разр дными выходами реверсивного счетчика импульсов, а выход - со вторым входом коммутатора, третий вход которого подключен к выходу дешифратора нул , а выходы коммутатора - ко вторым входам элементов И, выходы которых соединены со входами реверсивного счетчика импульсов, вве ден дешифратор максимального кода, вход которого соединен со вторым входом блока сравнени , а выход - с четвертым входом коммутатора, при этом выходы старших разр дов реверсивного счетчика импульсов соединены с разр дными входами блока записи параллельного кода, а установочный вход первого разр да - с входом пер вого разр да вычитающего счетчика им пульсов . На чертеже представлено устройство , -структурна  электрическа  схема. Схема содержит двоичный делитель ча9тоты, блок 2 записи параллельного кода, реверсивный счетчик 3 импульсо вь итающий счетчик 4 импульсов, элеме (нты 5 и б И, блок 7 сравнени , дешифратор 8 нул , коммутатор 9, триггеры 10 и 11 коммутатора, элементы 1 и 13 И коммутатора, дешифратор 14 максимального кода, кодова  шина 15. Делитель частоты следовани  им пульсов работает следующим образом. Импульсы с частотой FBX поступают на вход двоичного делител  1. Импуль переполнени  с выхода двоичного дели тел  1 через блок 2 переписывает пр мой код старших (k+l)...ni разр др счетчика 3 в двоичный делитель 1,. поступает на вход счетчика 4 и через элемент 5 поступает на суммирук ций вход счетчика 3. Частота выходе йвоичного делител  1 остаетс  посто нной до тех пор, пока не заполн тс  1...К разр ды счетчика 3. С приходом следующего импульса на + вход 1...К разр ды счетчика 3 установ тс  в О, а (К+1) разр д - в 1 и в результате увеличитс  частота , котора  останетс  посто нной до следующего импульса переполнени  1...К разр дов счетчика 3. Таким образом частота F ; бyдeт ступенчато возрастать по мере увеличени  кода в счетчике 3 и установитс  максимальной при равенстве значений кода в счетчике 3 и числа в дешифраторе 14. Если значение кода в счетчике 4 больше удвоенного значени  числа в дешифраторе 14, то сигнал .с его выхода после достижени  равенства кода счетчика 3 и числа в дешифраторе 14 устанавливает триггер 11 в единичное состо ние и снимает тем самым разрешающий потенциал с нулевого выхода триггера 11 на вход элемента 5, запреща  прохождение импульсов на суммирук ций вход счетчика 3. С этого момента установивша с  максимальна  частота импульсов выхода двоичного делител  1 сохран етс  до тех пор, пока код счетчика 4 не сравн етс  с кодом в счетчике 3. После сравнени  кодов блок 7 выдает разрешающий потенциал на элемент 12, импульс с выхода которого устанавливает триггеры 10 и 11 в единичное состо ние , в результате чего с единичного выхода триггера 10 поступает разрешающий потенциал на элемент б. Импульсы с выхода двоичного делител  1 через элемент б начинают поступать на вычитакнций вход счетчика 3 и уменьшать в нем значение кода, что приводит соответственно к ступенчатому снижению выходной частоты Fp(Дeлител . Когдакод в счетчике 4 станет равным нулю, дешифратор 8 подаст разрешающий потенциал на элемент 13 дл  прохождени  импульсов FBX на сброс триггеров 10 и 11 в нулевое состо ние и возвращени  делител  частоты в исходное состо ние .Дл  выполнени  следукндего цикла работы устройства подаетс  новый код по шине 15 в счетчик 4 и одновременно зна .чение первого разр да этого кода на установочный вход первого разр да счетчика 3, что всегда создает четную разность между кодами в счетчиках 4 и 3 дл  выполнени  услови  сравнени  кодов в блоке 7. Если значение кода в счетчике 4 меньше удвоенного значени  числа в дешифраторе 14, то частота импульсов с выхода двоичного далител  1 увеличиваетс  до такой величины , пока увеличивающеес  значение кода счетчика 3 не станет равньлм уменьшающемус  значению кода счетчика 4. После сравнени  кодов блок 7 (Ввдает разрешающий потенциал на элемент 12 дл  прохождени  импульса входной частоты FBIC на установку триг геров 10 и 11 в единичное состо ние. Разрешающий потенциал с нулевого выхода триггера 11 снимаетс  с элемента 5, а разрешающий потенциал с единичного выхода триггера 10 подаетс  на элемент 6. С этого момента счетчик 3 начинает работать на уменьшение кода в нем, тем самым ступенчато уменьша  частоту импульсов Р0цхС выхо да двоичного делител  1. Цикл работы делител  частоты заканчиваетс  аналогично описанному вы ше при по влении нулевого значени  кода в счетчике 4. Частота на выходе двоичного делител  1 равна во всех случа х РВЬЛ где m - общее число разр дов счетчиК - число младших 1 ... К разр дов счетчика 3; М - число в старших (К+1)...т разр дах счетчика 3. Данный делитель частоты следовани импульсов с автоматически измен ющим с  кoэффициeнтQм делени  обеспечивае функционирование как с четными, так и нечетными кодгши деление входной частоты на произвольное целое число в пределах разр дности реверсивного счетчика не только по линейному, но и по ступенчатому закону на участках увеличени  и уменьшени  выходной час тоты. Формула изобретени  Делитель частоты следовани  импульсов с автоматически измен ющимс  коэффициентом делени , содержащий двоичный делитель частоты, первый вход которого подключен к входной шине и первому входу коммутатора, второй вход - к выходу блока записи параллельного кода, а выход - к первым входам элементов И, входу блока записи параллельного кода и входу вычитающего счетчика импульсов, разр дные входы которого подключены к кодовой шине, а выход - к входу дешифратора нул  и первому входу блока сравнени , второй вход которого соединен с разр дными выходалш реверсивного счетчика импульсов, а выход - со вторым входом коммутатора, третий вход которого подключен к выходу дешифратора нул , а выходы коммутатора - ко вторым входам элементов И, выходы которых соединены со входами реверсивного счетчика импульсов, о т л и ч аю щ и и с   тем, что, с целью расширени  функционсшьных возможностей, ё него введен дешифратор максимальjioro кода, вход которого соединен coj вторым входом блока сравнени , а выход - с четвертьм входом коммутатора, при этом выходы старших разр довреверсивного счетчика импульсов соединены с разр дными входами блока записи парашлельного ксща, а установочнь1й вход первого разр да - с входом первого разр да вычитающего счетчика импульсов. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 451199, кл. Н 03 К 23/00, 19.01.72.
2. 2.Авторское свидетельство СССР № 552704, кл. Н 03 К 23/00, 24.02.76.