SU1216823A1 - Управл емый генератор частоты - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в цифровых автоматических системах измерени  и управлени . Цель изобретени  - повышение точности путем улучшени  равномерности выходного частотно-импульсного сигнала. Устройство содержит генератор 1 опорной частоты, делитель 2 частоты, элемент 3 задержки, управл емые делители 4 и 8 частоты, логические элементы И 5 и 6, реверсивный счетчик 7, компаратор 9, фильтр 10 низких частот, формирователь 11 корот- ; ких импульсов, программное .запоминающее устройство 12, счетчик 13 импульсов , шины - выходную 14, сброса 15. Функциональна  схема программного запоминающего устройства приводитс  в описании изобретени . 1 з.п.- ф-лы. 2 ил. § (Л в (нА го 05 СХ) rsD 00

Description

1

Изобретение относитс  к импульсной технике и может быть использовано в цифровых автоматических системах измерени  и управлени .

Цель изобретени  повышение точности путем улучшени  равномерности выходного частотно-импульсного сигнала .

На фиг. 1 представлена структурна  схема управл емого генератора частоты; на фиг. 2 - структурна  схема программного запоминающего устройства.

Управл емый генератор частоты содержит последовательно соединенные генератор 1 опорной частоты, делитель 2 частоты, элемент 3 задержки , первый управл емый делитель 4 частоты и , элемент И 5, последовательно соединеннй е элемент И 6, ре- версивный счетчик 7, второй управл емый делитель 8 частоты, а также последовательно соединенные компаратор 9, фильтр 10 низких частот и формирователь 11 коротких импульсов программное запоминающее устройство

12,соединенное с выходами счетчика 13 импульсов, выходную шину 14 устройства , шину 15 сброса, подключенную к установочным входам счетчика

13,делител  2 частоты и реверсивного счетчика 7.

Программное запоминающее устройство 12 (фиг.2) состоит из регистра 16 промежуточной пам ти, информационные входы 17 которого св заны с информационными выходами счетчика 13 импульсов, блоки 8-20 пам ти с адресными группами входов и информационных выходов, каждый, причем адресные входы всех элементов пам ти присоединены к выходам регистра 16, генератора 21 опорной частоты, счетчика 22 импульсов с тактирующими и установочными входами и информационными выходами, компаратора 23 с, первой и второй группами входов, выход которого св зан с тактирующим входом регистра 16 и с входом установки нул -счетчика 22, причем перва  группа входов компаратора 23 подключена к группе информационных выходов блока 20, втора  группа входов - к выходам счетчика 22, информационные выходы блока 18 образуют группу выходов устройства 12, задающих код ускорени  N jtKop и его знак, информационные выходы блока 19 образуют группу выходов устройства 12, задающих код

68232

скорости NCKOP. а инфор мационные входы 17 регистра 16 образуют группу входов, на которую поступает код участка программы Ntj.np.

Управл емый генератор частоты работает следующим образом. .

Генератор 1 вырабатывает импульс- HiTo последовательность с частотой . Импульсна  последовательность с так0 товой частотой f,, к где К - коэффициент делени  д елител  2 частоты, поступает на частотный вход первого управл емого делител  4 частоты с време  ной задержкой относительно им5 пульсов частоты f, , определ емой элементом 3 задержки. Управл ющие входы управл емого делител  4 частоты соединены с выходами программного запоминающего устройства 12. На выхо0 йе зтгравл емого делител  4 частоты формируетс  импульсна  последовательность с программно измен ющейс  частотой следовани  импульсов в функции управл ющего кода, задаваемого про5 граммным запоминающим устройством 12. Таким образом, первый управл емый делитель 4 частоты задает темп ввода уставки (частоты следовани  импульсов ). Программное запоминающее уст0

5

0

ройство 12 управл ет работой элемента И 5 (канал сложени ) и элемента И 6 (канал вычитани ) в зависимости от характера очередного участка программы (нарастание, стабилизаци  или уменьшение частоты следовани  импульсов выходной импульсной последовательности ) .

Реверсивный счетчик 7 заполн етс  импульсами частоты с выхода первого управл емого делител  4 частоты до тех пор, пока код реверсивно- , го счетчика 7 не сравнитс  со значением кода в программном запоминающем устройстве 12. Равенство кодов . фиксируетс  компаратором 9, выходной сигнал которого, проход  через фильтр 10 и формирователь 11, измен ет состо ние счетчика 13. При этом в про- гpaмl ffloм запоминающем устройстве 12 устанавливаетс  следующее значение кода, соответствующее очередному участку программы, что приводит к программному изменению темпа ввоц,а импульсной последовательности с выхода управл емого д елител  4 часто- ты в реверсивный счетчик 7, Необходимый уровень частоты выходной импульсной последовательности вырабатываетс  на выходе второго управл 0

емого делител  частоты 8, на частотный вход которого поступают импульсы опорной частоты f непосредственно с выхода генератора 1. Частота выходной последовательности пропорциональна коду числа, записанного в счетчик 7. Непосредственна  св зь частотного входа управл емого делител  8 частоты с генератором позвол ет произвести пр мое преобразование опорной частоты по алгоритму циклически работающего преобразовател  так, что количество импульсов опорной частоты, поступающее на шину 14, в каждом дикле равно значению кода, поступающего на управл ю- .щие входы управл емого делител  8 частоты с выходов реверсивного счетчика 7.

Дл  устранени  возможных сбоев в работе устройства у которые могут возникать за счет того, что компаратор 9 и управл емый делитель 8 частоты могут ощибочно регулировать на промежуточное значение кодовых комбинаций на выходах реверсив юго счетчика 7 в моменты переходных процессов в последнем при поступлении счетных импульсов на его входы, в устройстве использован элемент 3 задержки импульсов опорной частоты в канале записи числа в счетчиках 7 и на частотном входе делител  8 и фильтр 10 низких частот, запрещающий прохождение на вход счетчика. 13 коротких импульсов помех, которые могут иметь место на выходе компаратора 9 в момент переходного процесса в счетчике 7.

I

Программное задающее устройство

12 содержит три массива перепрограммируемой пам ти - блоки 18-20, в которых записаны код ускорени  ( с учетом знака), код скорости ( и код длительности участка программы (КЧЧ.ПР ) Переход к считыванию NycKop. и NCKOP очередного участка программы происходит после того, как на выходе компаратора 23, сравнивающего коды заданной и текущей длительности участка программы, по вл етс  сигнал равенства кодов, который обнул ет счетчик 22 и дает команду переноса кода участка программы (Nt,4 пр ) в регистр 16 пам ти с выходов счетчика 13. Счетчик 22 заполн етс  импульсами тактовой частоты генератора 21. В частном случае в

качестве задающего устройства 12 быть использована ЭВМ. В начале каждого цикла работы предлагаемого устройства подаетс  на шине 15 импульс сброса, обнул ющий счетчики 2, 7, 13 и регистр 16.

Claims (2)

1. Управл емый генератор частоты, содержаций генератор опорной частоты, первый и второй управл емые делители частоты, реверсивный счетчик, шину импульса сброса, перва  группа информащ онных выходов программного запоминающего устройства подключена к информационным входам первого управл емого делител  частоты, выходы реверсивного счетчика подключены к информационным входам второго управл емого делител  частоты, счетчик импульсов , первый элемент И, о т л и- чающийс  тем, что, с целью повышени  точности, в него введены

делитель частоты, элемент задержки, второй элемент И и последовательно соединенные компаратор, фильтр низких частот и форьшрователь коротких импульсов, выход которого подключен

к счетному входу счетчика импульсов, установочный вход-которого подключен к ишне импульса сброса и к установочному входу программного запоминающего устройства, выходы счетчика импульсов подключены к входам программного запоминающего устройства, втр- ра  группа ннфop a ;иoнньrx выходов которого подключена к первой группе входов компаратора, втора  группа

входов к.оторого соединена с выхоп ми

реверсивного счетчика, причем выход генератора спорной частоты соединен со счетным входом второго управл емого делител  частоты и через последовательно соединенные делитель частоты и элемент задержки со счетным входом первого управл емого делител  частоты, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых

подключены к первому и второму выходам программного запоминающего устройства , выходы первого и второго элементов И соединены с суммирующим и вычитающим входами реверсивного

счетчика соответственно, установочный вход которого подключен к шине импульса сброса и к установочному входу делител  частоты.

2. Генератор по п. 1, отличающийс  тем, что программное запоминающее устройство содержит последовательно соединенные ре- ,гистр пам ти, первый блок пам ти, второй блок пам ти, третий блок пам ти и компаратор, вторые входы которого соединены через счетчик импульсов с выходом генератора опорной частоты, вьгход компаратора соединен со счетным входом регистра пам ти, входы регистра пам ти  вл ютс  входами программного запоминающего устройства , выходы блоков пам ти  вл ютс  выходами программного запоминающего устройства.

77

„

19

20

гЛ