SU773930A1 - Decoder - Google Patents

Decoder Download PDF

Info

Publication number
SU773930A1
SU773930A1 SU792741933A SU2741933A SU773930A1 SU 773930 A1 SU773930 A1 SU 773930A1 SU 792741933 A SU792741933 A SU 792741933A SU 2741933 A SU2741933 A SU 2741933A SU 773930 A1 SU773930 A1 SU 773930A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
valves
outputs
inputs
bus
Prior art date
Application number
SU792741933A
Other languages
Russian (ru)
Inventor
Григорий Иванович Фурсин
Original Assignee
Московский Ордена Трудового Красного Знамени Физико-Технический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Ордена Трудового Красного Знамени Физико-Технический Институт filed Critical Московский Ордена Трудового Красного Знамени Физико-Технический Институт
Priority to SU792741933A priority Critical patent/SU773930A1/en
Application granted granted Critical
Publication of SU773930A1 publication Critical patent/SU773930A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

1one

Изобретение относитс  к импульсной технике, автоматике и вычислительной технике.The invention relates to a pulse technique, automation, and computer technology.

Известен дешифратор на инжекционных вентил х, в котором входы п це- 5 пей, состо щих из двух последовательно включенных вентилей, соединены с входными шинами, выходы 2п выходных вентилей соединены с выходными шинами i .10A decoder on injection valves is known, in which the inputs of five circuits consisting of two series-connected valves are connected to the input buses, the outputs 2p of the output valves are connected to the output tires i .10

Недостаток устройства - низкое быстродействие.The disadvantage of the device is low speed.

Целью изобретени   вл етс  повышение быстродействи .The aim of the invention is to increase speed.

Поставленна  цель достигаетс  тем,15 что в дешифратор на инжекционных вентил х , в котором входы п цепей, состо щих из двух последовательно включенных вентилей, соединены с входными шинами, выходы 2п выходных венти- 20 лей соединены с выходными илчнами, введены дополнительно п выходных вентилей , входы которых подключены к объединенным выводам двух последовательно включенных вентилей, причем 25 кажда  входна  шина дополнительно соединена с входами двух выходных вентилей, выходы которых, а также выходы цепей, состо щих из двух последовательно включенных вентилей, иThe goal is achieved by the fact that in the decoder on the injection valves, in which the inputs of n circuits consisting of two series-connected valves, are connected to the input buses, the outputs 2p of the output valves 20 are connected to the output valves, additional n output valves are introduced The inputs of which are connected to the combined outputs of two valves connected in series, 25 each input bus being additionally connected to the inputs of two output valves, the outputs of which, as well as the outputs of the circuits consisting of two flax-activated valves, and

выходы выходных вентилей попарно объединены в последовательности,обеспечивающей полный перебор произведений и инверсных значений входных сигналов.the outputs of the output valves are pairwise combined in a sequence that provides a complete enumeration of the products and inverse values of the input signals.

На чертеже приведена схема устройства .The drawing shows a diagram of the device.

Устройство содержит п цепей, состо щих из двух последовательно включенных вентилей 1 и 2, входы которых соединены с входными шинами 3, выходы 2п выходных вентилей 4 соединены с выходными шинами 5, п выходных вентилей 6, входы которых подключены к объединенным выводам двух последовательно включенных вентилей 1 и 2у причем кажда  входна  шина дополнительно соединена с входами двух выходных вентилей 4, выходы которых, а также выходы цепей, состо щих из двух последовательно включенных вентилей 1 и 2, и выходы выходных вентилей 6 попарно объединены в последовательности, обеспечиваюцей полный перебор произведений и инверсных значений входных сигналов.The device contains n circuits consisting of two series-connected valves 1 and 2, the inputs of which are connected to the input buses 3, the outputs 2p of the output valves 4 are connected to the output tires 5, n the output valves 6, the inputs of which are connected to the combined terminals of two series-connected valves 1 and 2, each input bus being additionally connected to the inputs of two output valves 4, the outputs of which, as well as the outputs of the circuits consisting of two series-connected valves 1 and 2, and the outputs of the output valves 6 in pairs in sequence, providing a complete enumeration of the products and inverse values of the input signals.

Устройство работает следующим образом.The device works as follows.

Если дешифратор имеет, например два входа - входна  шина 3 (на чертеже верхн   шина) и входна  шина 3 (на чертеже нижн   шина), то на выходах дешифратора реализуютс  функции А-В, А-В, А-В и А-В от первой{выходной шины до четвертой выходной шины 5 соответственно.If the decoder has, for example, two inputs - input bus 3 (upper bus in the drawing) and input bus 3 (lower bus in the drawing), then functions А-В, А-В, А-В and А-В from the decoder outputs first {output bus to fourth output bus 5, respectively.

Если на оба входа дешифратора поданы логические , то на первой выходной шине по витс  логическа  1, на остальных выходных шинах будут логические О, если на обе входные шины поданы логические 1, то на четвертой выходной шине по витс  логическа  1, на остальных выходных шинах будут логические О Комбинации , соответствует по вление логической 1 только на второй выходной шине и т.п.If logical inputs are applied to both inputs of the decoder, then logical 1 is on the first output bus, logical 1 is on the remaining output buses, logical 1 is supplied to both input buses, then logical 4 is on the fourth output bus, logical About Combinations, corresponds to the appearance of logical 1 only on the second output bus, etc.

Повышение быстродействи  в два раза обусловлено наличием лишь двух ступеней между входными шинами и выходными шинами дешифратора, осуществл ющими преобразование логически уровней. Поэтому выходной сигнал (т.е. логическа  1 на одной из выходных шин) по вл етс  через врем  2 tcp после изменени  комбинации двоичных сигналов на входных шинах.The speed increase is doubled due to the presence of only two stages between the input busbars and the output busbars of the decoder, which transform the logical levels. Therefore, the output signal (i.e., logic 1 on one of the output buses) appears at a time of 2 tcp after changing the combination of binary signals on the input buses.

Claims (1)

1. Безбородников В.А.,Орлов В.В., Фурсин Г.И. и Щитинин Ю.И. Электронна  промышленность, 1978, № 3, с. 23-43.1. Bezborodnikov V.A., Orlov V.V., Fursin G.I. and Shchitinin Y.I. Electronic industry, 1978, № 3, p. 23-43.
SU792741933A 1979-03-26 1979-03-26 Decoder SU773930A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792741933A SU773930A1 (en) 1979-03-26 1979-03-26 Decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792741933A SU773930A1 (en) 1979-03-26 1979-03-26 Decoder

Publications (1)

Publication Number Publication Date
SU773930A1 true SU773930A1 (en) 1980-10-23

Family

ID=20817457

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792741933A SU773930A1 (en) 1979-03-26 1979-03-26 Decoder

Country Status (1)

Country Link
SU (1) SU773930A1 (en)

Similar Documents

Publication Publication Date Title
KR890013904A (en) Bit serial device
EP0404127A3 (en) Signal generator
SU773930A1 (en) Decoder
EP0257843A3 (en) A median filter
CA2046653A1 (en) Signal processing apparatus and method
EP0350027A3 (en) Sample-hold circuit
SU1241438A1 (en) Rectangular pulse shaper
SU686146A1 (en) Multifunction logic element
SU425357A1 (en) DEVICE FOR RESEARCH OF RELIABILITY OF LOGICAL ELEMENTS
SU786005A1 (en) N-input universal multi-value logic element
SU1552170A1 (en) Multiplexer
SU406199A1 (en) DEVICE FOR DETERMINING THE SIGN OF THE FUNCTION CHANGE
SU1161938A1 (en) Universal logical module
SU1732462A1 (en) Multifunctional logic module
SU1580555A1 (en) Digit-analog servo converter
SU1345187A1 (en) Universal logic module
SU1027823A2 (en) Multifunction logic module
SU1444965A1 (en) Device for checking data presented in k-from-n code
SU1081804A1 (en) Frequency divider with variable countdown
SU1448406A1 (en) Majority element
SU796840A1 (en) Device for determining number position on numerical axis
JPS605492A (en) Address buffer circuit of semiconductor memory device
SU1370733A1 (en) T-flip-flop
SU1045395A1 (en) Polyfunctional logical module
SU1451691A2 (en) Modulo-m adding and subtracting device