SU769751A1 - Устройство дл формировани импульсного отклика канала св зи - Google Patents

Description

1

Изобретение относитс  к технике св зи и может использоватьс  в системах передачи данных.

Известно устройство формировани  импульсного отклика канала св зи, содержащее линию задержки с п+1 отводами, каждый из которых соединен соответственно с первыми входами каждого из п+1 регул торов и с первыми входами каждого из п + коррел торов, выходы которых соответственно подсоединены ко вторым входам каждого из п+ регул торов, первый сумматор, вход которого подключен к объединенным выходам п+1 регул торов, второй сум.матор, выход которого соединен с объединенными входа.ми каждого из п+1 коррел торов 1.

Однако такое устройство имеет невысокую точность формировани  импульсного отклика канала св зи.

Цель изобретени  - повышение точности формировани  импульсного отклика канала св зи.

Дл  этого в устройство формировани  импульсного отклика канала св зи, содсржаш ,ее линию задержки с п+1 отводами, каждый из которых соединен соответственно с первыми входа.ми каждого из п+1 регул торов и с первыми входами каждого из rt+1 коррел торов, выходы которых соответственно подсоединены ко вторым входам каждого из п+1 регул торов, первый сумматор, вход которого подключен к объединенным выходам п+1 регул торов, второй сумматор, выход которого соединен с объединенными входами каждого из п + 1 коррел торов, введены генератор испытательной иоследовательности сигналов, приемник синхросигналов, блок пам ти, фор1П мирователь сигнала готовности приемника, инвертор, элемент сравнени , блок формировани  иорога, элемент совпадени , ири этом первый выход приемника синхросигналов через последовательно соединенные

115 ключ II элемент совпадени  подключен ко входу блока пам ти, второй выход подключен ко входу формировател  сигнала готовности приемника и через генератор испытательной последовательности сигналов ко

20 входу линии задержки с п+1 отводами и вход ириемника сиихросигналов подсоединен через второй сумматор к первому входу элемента сравнени , второй вход которого подключен к выходу блока формировани  порога, а выход подсоедииен ко второму входу элемента совпадени , вы.чод первого сумматора через иивертор иодключеи ко второму входу второго сумматора, и выходы n-f 1 коррел торов объединены и

2iQ подключены ко входу блока пам ти.

3

На чертеже дана структурна  электрическа  схема предложенного устройства.

Устройство содержит линию 1 задержки с п+1 отводами, регул торы 2, коррел торы 3, сумматоры 4, 5, генератор 6 испытательной последовательности сигналов, приемник 7 синхросигналов, блок 8 пам ти, формирователь 9 сигнала готовности приемника , инвертор 10, элемент 11 сравнени , блок 12 формировани  иорога, элемент 13 совпадени , ключ 14 и канал 15 св зи.

Устройство работает следующим образом .

С низкочастотного выхода канала 15 св зи на вход приемника 7 подаетс  последовательность сигналов, содержащих фазирующую кодовую комбинацию и рекурентную испытательную последовательность .

При получении из канала 15 св зи фазируюп1 ,ей кодовой комбинации приемник 7 выдает сигнал запуска на входы генератора 6 испытательной последовательности и формировател  9. При этом формирователь 9 выдает на управл ющий вход ключа 14 открывающий его сигнал, равный по длительности испытательной последовательности , а геиератор 6 вырабатывает рекурентпую испытательную последовательность сигналов, соответствующую передаваемой по каналу 15.

С вы.хода генератора 6 испытательна  последовательность сигналов подаетс  па линию 1, состо щую из последовательно соединенных элементов задержки. Таким образом, в отводах лииии 1 содержитс  п+ выборок испытательного сигнала. Сигпалы , содержащиес  в каждом отводе линии 1 поступают на входы соответствующих регул торов 2 и умножаютс  при этом на коэффициент усилени  соответствующих регул торов 2. С выходов регул торов 2 сигналы подаютс  на сумматор 4. Сумма произведений сигналов, поступающих от всех отводов, образует сигнал, дающий эталонную оценку информационного символа. Сигнал эталонной оценки, инвергирова)ный по знаку инвертором 10, сумматором 5 вычитаетс  из сигнала, прошедшего через канал 15, при этом на выходе сумматора 5 выдел етс  сигнал ошибки, равный разности эталонного и принимаемого из канала 15 сигналов. Сигнал ошибки подаетс  на вход элемента 11 и на входы коррел торов 3, на вторые входы которых подаютс  сигналы с отводов линии 1. Сигналы с выходов коррел торов 3 подаютс  на информационный вход блока 8, и соответственно, на управл ющие входы регул торов 2. Значени  сигналов на выходе коррел торов 3 представл ют собой оценку коэффициентов взаимной коррел ции сигнала ошибки и принимаемого сигнала в отводах линии 1В соответствии с этими значени ми сигналов выполн етс  регулировка коэффициен769751

тов передачи регул торов 2. Така  регу.тировка выполн етс  при поступлении каждой новой выборки сигналов в линию 1, что обеспечивает настройку фильтра, образованного линией 1 задержки, регул тором 2 и сумматором 4 методом градиентов по минимуму среднеквадратической ошибки на выходе сумматора 5. Па каждом niare настройки уменьшаетс  сигнал ошибки; в результате выполнени  нескольких шагов настройки сигнал ошибки достигает мииимального значени . При достижении сигналом ошибки на входе элемента 11, равной или меньшей величины, установленной в

15 блоке 12, элемент И, открываетс  сигнал с его выхода подаетс  на второй вход элемента 13, который открываетс , таковые импульсы с выхода приемника 7 через открытый ключ 14 подаютс  на входы блока

20 8, при этом на каждом тактовом импульсе производитс  запись в блок 8 значений сигналов на управл ющих входах регул торов 2, иредставл ющих импульсный отклик канала 15.

5 При ухудшении канала 15 до состо ни , когда невозможен правильный прием фазирующей комбинации, а также при отключении канала 15 приемник 7 не выдает сигнала на запуск формировател  9, ключ 14

i30 не открываетс , тактовые импульсы на вход элемента 13 не подаютс , запись в блок 8 не производитс .

При последующем считывании с блока 8 множества значений им1пульсных откликов возможно определение статистических характеристик импульсного отклика нестационарного канала 15, что имеет важное значение ири проектировании аппаратуры св зи и передачи данных, предназначенных

0 дл  работы по нестационарному каналу 15.

Предложенное устройство может работать в режиме имитатора нестационарного канала 15.

5 Дл  этого используютс  лини  1, регул торы 2, сумматор 4, блок 8. При этом блок 8 ставитс  в режим воспроизведени , с его выхода заиисанные ранее, в режиме идентификации канала 15, сигналы,

0 представл ющие импульсный отклик, подаютс  на управл ющие входы регул торов 2. Входом устройства в этом режиме  вл етс  вход линии 1, выходом - выход сумматора 4.

5 В предложенном устройстве повышаетс  точность формировани  имиульсного отклика канала св зи.

Claims (1)

1. Формула изобретени 

   0 Устройство формировани  импульсного отклика канала св зи, содержащее линию задержки с п+1 отводами, каждый из которых соединен соответственно с первыми входами каждого из п+1 регул торов и с

   первыми входами каждого из п+1 коррел торов , выходы которых соответственно подсоединены ко вторым входам каждого из п+1 регул торов, первый сумматор, вход которого подключен к объединенным выходам п+1 регул торов, второй сумматор , выход которого соединен с объединенными входами каждого из n-f 1 коррел торов , отличающеес  тем, что, с целью повышени  точности формировани  импульсного отклика канала св зи, введены генератор испытательной последовательности сигналов, приемник синхросигналов, блок пам ти, формирователь сигнала готовности приемника, инвертор, элемент сравнени , блок формировани  порога, элемент совпадени , при этом первый выход приемника синхросигналов через последовательно соединенные ключ и элемент совпадени  иодключен ко входу блока пам ти , второй выход подключен ко входу формировател  сигнала готовности приемника и через генератор испытательной последовательности сигналов ко входу линии задержки с п+1 отводами и вход приемника синхросигналов подсоединен через

   второй сумматор к первому входу элемента сравнени , второй вход которого подключен к выходу блока формировани  порога , а выход подсоединен ко второму входу элемента совпадени , выход первого

   сумматора через инвертор подключен ко второму входу второго сумматора, и выходы п+1 коррел торов объединены и подключены ко входу блока пам ти.

   Источники информации,

   прин тые во внимание ири экспертизе 1. John G. Proaids Channei Identification for High Speed Digital Communications IEEE transtion on automatic Control Dec. 1974 Г. Vol AC-19 Л9 6 p. 916-921 (ирототии ).