SU769530A1 - Converter of binary-decimal 12222 code into series code - Google Patents
Converter of binary-decimal 12222 code into series code Download PDFInfo
- Publication number
- SU769530A1 SU769530A1 SU782671067A SU2671067A SU769530A1 SU 769530 A1 SU769530 A1 SU 769530A1 SU 782671067 A SU782671067 A SU 782671067A SU 2671067 A SU2671067 A SU 2671067A SU 769530 A1 SU769530 A1 SU 769530A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- code
- elements
- output
- input
- Prior art date
Links
Landscapes
- Processing Of Solid Wastes (AREA)
Description
НЕ, выход первого элемента И первой группы соединен с первым входом первого элемента ИЛИ, выходы остальных элементов И первой группы - со входами второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента ИЛИ, единичные выходы разр дов входного регистра соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих элементов -И первой группы , выходы элементов ИЛИ группы соединены с первыми входами соответствующих элементов И первой группы и со входами третьего элемента ИЛИ, вторые входы элементов И первой группы соединены меладу собой и вл ютс входом опроса устройства , выход /-ГО (/ 1-г-4) элемента ИЛИ группы через i-й элемент НЕ группы соединен с третьим входом (/+1)-го элемента И первой группы, дополнительно содержит вторую группу элементов И, счетный триггер , единичный выход которого соединен с первыми входами элементов И второй группы . Второй вход /-ГО элемента И второй группы соединен с выходом (t-M)-ro элемента |И первой группы, а выход i-ro элемента -И второй групы - с нулевым Ьходом (i-f 1)-го разр да входного регистра. Вход счетного триггера соединен с выходом второго элемента ИЛИ. Выходы первого и третьего элементов ИЛИ соответственно вл ютс информационными и сигнальным выходами преобразовател .NOT, the output of the first element AND of the first group is connected to the first input of the first element OR, the outputs of the remaining elements AND of the first group - to the inputs of the second element OR, the output of which is connected to the second input of the first element OR, the unit outputs of the bits of the input register are connected to the first inputs of the corresponding elements OR groups, the second inputs of which are connected to the outputs of the corresponding elements -and the first group, the outputs of the elements OR of the group are connected to the first inputs of the corresponding elements AND of the first group and to the inputs of the second OR element, the second inputs of the AND elements of the first group are connected to each other and are the device polling input, the output of the / -TH (/ 1-g-4) OR element of the group through the i-th element of the NOT group is connected to the third input (/ + 1 ) -th element And the first group, additionally contains the second group of elements And, the counting trigger, a single output of which is connected to the first inputs of the elements And the second group. The second input of the / -th element of the second group is connected to the output of the (t-M) -ro element | And the first group, and the output of the i-ro element -A and the second group - with zero input (i-f 1) -th bit of the input register. The input of the counting trigger is connected to the output of the second element OR. The outputs of the first and third elements OR, respectively, are the information and signal outputs of the converter.
На чертеже представлена структурна схема преобразовател .The drawing shows a block diagram of the converter.
Он содержит входной регистр /, состо щий из триггеров, группу элементов ИЛИ 2, первую группу элементов И 3, группу элементов sHE 4, первьш и второй элементы ИЛИ 5 и 6, счетный триггер 7, третий элемент ИЛИ 8 и вторую группу элементов И 9.It contains the input register / consisting of triggers, the group of elements OR 2, the first group of elements AND 3, the group of elements sHE 4, the first and second elements OR 5 and 6, the counting trigger 7, the third element OR 8 and the second group of elements AND 9 .
Преобразователь работает следующим образом.The Converter operates as follows.
Если в триггер с весом «2°, соответствующий разр ду входного регистра 1, записана «1, то при поступлении первого импульса опроса по входу 10 на второй вход элемента И первой группы соответствующего разр да на выходе элемента ИЛИ 5 формируетс одиночный импульс, который поступает на информационный выход //. При этом второй элемент И 3 первой группы по третьему входу закрыт на врем действи тактового импульса опроса сигналом с первого элемента НЕ 4 группы. Импульс, сформированный на выходе первого элемента И 3 первой группы, обнул ет триггер первого разр да. Если этот триггер в исходном состо нии сброщен, а взведен следующий триггер с весом «2, то по первому тактовому импульсу срабатывает второй элемент И 5 первой группы. При этом по заднему фронту тактового импульса срабатывает счетный триггер. Сигнал с единичного выхода триггера открывает по первому входу соответствующий элемент И 9 второй группы. Следующий тактовый импульс также проходит на выход элемента И 3 первой группы и через соответствующий элемент И 9 второй группы сбрасывает второй триггер входного регистра и по заднему фронту обнул ет счетный триггер. Лри этом элементы И 9 второй группы закрываютс по первому входу . Таким образом, на выход элемента И 3 первой группы с весом «2 проход т два тактовых импульса, которые через элементы ИЛИ 5 и 5 поступают на информационный выход //,/ устройства. Опрос следующих элементов И 3 первой группы проводитс аналогично.If the trigger with a weight of "2 °, corresponding to the bit of input register 1, is written to" 1, then when the first polling pulse arrives at input 10, the second input of the AND group of the first group of the corresponding bit will generate a single pulse at the output of the OR 5 element for information exit //. At the same time, the second element I 3 of the first group on the third input is closed for the duration of the polling clock pulse by a signal from the first element NO 4 groups. The pulse generated at the output of the first element And 3 of the first group zeroes the trigger of the first bit. If this trigger is reset in the initial state, and the next trigger with a weight of “2” is cocked, then the second element And 5 of the first group is triggered by the first clock pulse. At the same time on the trailing edge of the clock pulse triggers a counting trigger. The signal from a single trigger output opens on the first input the corresponding element And 9 of the second group. The next clock pulse also passes to the output of the And 3 element of the first group and, through the corresponding element And 9 of the second group, resets the second trigger of the input register and embraces the counting trigger on the falling front. In this case, the elements And 9 of the second group are closed at the first entrance. Thus, the output of the element And 3 of the first group with a weight of "2 passes two clock pulses, which through the elements OR 5 and 5 arrive at the information output //, / device. The survey of the following elements And 3 of the first group is carried out similarly.
Выходной код выдаетс в виде пачкиThe output code is issued in bundle form.
импульсов, равномерно распределенных во времени.pulses uniformly distributed in time.
После опроса последнего эле.мента .И 3 первой группы, когда входной регистр примет нулевые значени во всех разр дах, наAfter polling the last element .and 3 of the first group, when the input register takes zero values in all bits,
выходе третьего элемента ИЛИ 8 формируетс сигнал «(Конец преобразовани , который поступает непосредственно на сигнальный выход /2 преобразовател . Таким образом, устройство позвол етthe output of the third element OR 8, a signal is generated "(End of conversion, which goes directly to the signal output of the converter 2). Thus, the device allows
получать на выходе последовательный код в виде пачки импульсов, равномерно распределенных во времени при любой произвольной частоте поступающих на вход импульсов опроса.receive a serial code in the form of a burst of pulses uniformly distributed in time at any arbitrary frequency of incoming polling pulses.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782671067A SU769530A1 (en) | 1978-10-06 | 1978-10-06 | Converter of binary-decimal 12222 code into series code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782671067A SU769530A1 (en) | 1978-10-06 | 1978-10-06 | Converter of binary-decimal 12222 code into series code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU769530A1 true SU769530A1 (en) | 1980-10-07 |
Family
ID=20788092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782671067A SU769530A1 (en) | 1978-10-06 | 1978-10-06 | Converter of binary-decimal 12222 code into series code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU769530A1 (en) |
-
1978
- 1978-10-06 SU SU782671067A patent/SU769530A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU769530A1 (en) | Converter of binary-decimal 12222 code into series code | |
SU613321A1 (en) | Square rooting arrangement | |
SU767750A1 (en) | Binary-to-binary-decimal code converter | |
SU813746A2 (en) | Selector of pulses by duration | |
SU771619A1 (en) | Device for tolerance testing | |
SU1078604A1 (en) | Pulse repetition frequency doubler | |
SU595862A1 (en) | Pulse-frequency doubler | |
SU961140A1 (en) | Pulse recurrence rate to code integrating converter | |
SU677095A1 (en) | Number code- to-pulse recurrence frequency converter | |
SU622082A1 (en) | Programme arrangement | |
SU1091157A1 (en) | Device for calculating percentage ratio of two numbers | |
SU746497A1 (en) | Binary-decimal code 12222-to-unitary code converter | |
SU650081A1 (en) | Adaptive device for processing information | |
SU612245A1 (en) | Adder | |
SU640244A1 (en) | Time interval meter | |
SU1095173A1 (en) | Counter-type adder | |
SU509890A1 (en) | Shift register | |
SU1180883A1 (en) | Calculating device | |
SU508925A1 (en) | Analog-to-digital converter | |
SU830377A1 (en) | Device for determining maximum number code | |
SU732854A1 (en) | Monotonously varying code converter | |
SU790234A1 (en) | Square-shape pulse reproducing device | |
SU928349A1 (en) | Device for squaring pulse-number code | |
SU822376A1 (en) | Reversing counting device | |
SU930751A1 (en) | Pulse train discriminating device |