Claims (2)
746605 Тныё выходы которого Бл ютсн цифровым выходом устройства, введены п одновибратор , (п-1) дополнительных ключей, элемент ИЛИ и делитель напр жени , причем выходы элементов задержки подключены к сигнальным входам ключей, выходы ко св заны со входами суоимирующего блока, выхЬдЬм подключенного к сигнальному входу пикового детектора, выход которого подключен к сигнальному входу делител напр жени , выход которого вл етс аналоговым выходом устройства а его управл ющие входы соединены с разр дными выходами счетчика, счетным входом св занного с выходом элемента ИЛИ, выходы которого подключены к импульсным выходам одновибраторов, потенциальные выходы которых соединены с первыми управл ющими входами соответствующих ключей, вторые управл ющие входы которых .соединены с выходом , распределител импульсов, а входы одновибраторов подключены к соответствую цим выходам усйлУ1тельных каскадов. На чертеже изображена функциональна схема вычислительного устройства дл первичной обработки информации. Вычислительное устройство содержит .t последовательно включенных усили- тельных каскадов 1, выходы которых под соединены ко входам п элементов задерж ки 2 и ко входам п одновибраторов 3, потенцйальные выходы последних св заны с первыми управл ющими входами ключей 4, сигнальные входы которых соединены с выходами элементов 2 задержки. Вторые управл ющие входы ключей 4 соедине ны с выходом распределител 5 импульсо а выходы ключей 4 св заны со входами суммирующего блока. 6, выходом св занного с сигнальным входом пикового детектора 7, управл ющий вход которого соединен с выходом распределител 5 импульсов, а выход подключен к входу делител 8 напр жени , выход которого вл етс аналоговым выходом устройства Импульсные выходы одновибраторов 3 со динены с выходами элемента О ИЛИ, вы ходом св. занного со счетным входом сче чика 10, разр дные выходы которого в- л ютс цифровь1М выходом устройства и подключены к управл ющим входам делител 8 напр жени , к выходу последнего усилительного каскада подсоединен.-, вход порогового блока 11, св зан1;ого вЫхо- дом с входом распределител импульсов, два выхода которого св заны с управл ю щими входами счетчика. Выш5слительное устройство дл первичнрй обработки информации работает следующим образом. Входной сигнал поступает на вход первого усилительного каскада и усиливаетс цепочкой усилительных каскадов 1. Амплитуда сигнала на выходе m -го каскада равна Ug .к , где к - коэффициент усилени усилительного каска- да. При превышении сигнала на выходе по1:у18днего каскада 1 величины порога п ороговогр блока 11, равного нижней границе и (., динамического диапазона викового детектора 6, т. е. при , срабатывает, пороговый блок 11, сигнал с которого поступает в распределитель 5 импульсов, в котором спуст некоторое врем , равное задержке tg атементов 2 задержки, вырабатываетс разрешающий импульс Up длительностью t д , который поступает на вторые управл ющие входы ключей 4. Кроме . того, в распределителе 5 импульсов формируютс; управл ющие импульсы, которыми осуи ествл етс сброс в нуль Пйко.вого детектора 7 и принудительна запись числа п 13 счетчике 10, Спуст некоторое врем , равное () распределителе 5 импульсов формируетс сигнал разрешени счета счетчика 10, который поступает на его управл ющий .вход, Усиленные сигналы с выходов усилительных каскадов 1 поступают на входы элементов 2 задержки и входы одновибраторов , порог срабатывани которых равен В1эрхн8й границе UQ пикового детектора , котора немного меньше или равна верхней границе линейной зоны усилитель ного ка1:када 1. Таким образом, гп -и одновибратор запускаетс , если Ue,y К Ч U . Длительность импульса m-го одновибратора равна to Tr + TTg-. -i-rri-дт:, где величина определ етс быстродействием элемента 9 ИЛИ и тактовой частотой счетчика 10. Через tr сигналы с выходов элементов 2 задержки поступают на входы ключей, на вто- рые управл ющие входы которых поступает разрешающий, импульс Up и го -и ключ открываетс , если не запустилс ГП -и одновибратор, выходные сигналы которого блокирует разрешающий иМпульс U р. Ус1ленные сигналы, пройд через открытые . ключи 4, суммируютс блоком 6 и Поступают на вход пикового детектора 7. Амплитуда сигнала Uc, на выходе блока fi равна ). Ее величина преобразуетс в пиковом - детекторе 7 в квазипосто нное напр жение , которое поступает на сигнальный вход делител напр жени . Так как длительности импульсов одновибраторов 3 различны, то импульсы, формируемые в одновибраторах по заднему фронту и поступающие на вкоды элемента ИЛИ, также разнесены. На выходе элемента 9 ИЛИ образуетс пачка из (t ) им- пульсов, котора поступает на счетный вход счетчика 10, работающего в режиме вычитани . Сигнал разрешени счетчи действует в течение времени ()АТг, и после его окончани счетный вход счет чика 10 блокируетс , а содержимое счет чика ., равно P,n-(n-m O ni-1; т. е. равно числу каскадов 1, которые участвуют в формировании сигнала 1 , Кодом счетчика 10 осуществл етс уста новка коэффициента передачи к делител напр жени , который равен . rf ...Ч.К Выходное напр жение пгл- на выходе делител 8 напр жени равно ,с п-ивк Таким образом, входной сигнал пред ставл етс в полулогарифмическом виде, где мантисса чИсла гг« j равна выходному напр жению на выходе делители {Напр жени , а пор док р- коду Ю. Амплитуда входного сигнала рав а и т.-к оА I Врем вычислени не зависит от велц- чины входного сигнала и составл ет око ло 2 t . По сравнению с известным устройством достигаетс выигрыш по быстрр ейетвшо. Кроме того, при наличии внешнего синхро импульса осуществл ют жесткое стробй- рование, с длительностью строба, равной длительности импульса, повысив тем самым помехозащищенность., В известном устройстве реализовать жесткое стробй- рование невозможно вследствие само(ч принципа действи устройства. Благодар введению новых узлов и св зей быстродействие устройства значительно повышаетс . Экономический эффект от применени предлагаемого устройства заключа- 7 56 етс в повышении быстродействи , и как следствие этога уменьшени объема оборудовани , при бойьшик загрузках устройств дл йщрвичноЙ обработки информации . Формула изобретени Вычислительное устройство дл перЁИЧной обработки информации, содержащее « последовательно соединенных усилительных каскадов, каждый из которых выходом со входом одного из п элементов задержки, пороговый блок, подключенный ж выводу последнего усилительного каскада, ключ, суммирующий блок, распределитель импульсов, выходами св занный с управл ющим вхрдом пикового детектора и со входами счетчика, разр дные выходы которого вл ютс ц( выходом устройства, отличающеес тем, что, с целью повышени быстродействи , в него введены п одновибраторов, (n-l) дополнительных клаоней, элемент ИЛИ и делитель напр жени , причем выходы элементов задержки по|31ключег1Ь1 к сигнальным входа М ключей, выходы которых св заны со входами суммирующего блока, выходом подключенного к сигнальному входу пикового детектора, выход которого подкшочвн к Сигнальному входу делител }{а{1р жен11Я, выход которого вл етс аналоговым выходом устройства, а его управл ющие . втсоды соединены с разр дными выходами счетчика, счетным входом св$|эанного с выходом элемента ИЛИ, входы которого подключены к импульсным выходам одновибратора, потенциальные выкошл которых соединень спервыми управл ющими входами соответствующих ключей, вторые управл ющие входы квторых соединены с выходом распределител импульсов, а входы одновибраторов подключены к соответствующим выходам са ительных каскадов. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3662274, л. 329-192, опублик. 1972. 746605 The outlets of which are blued by the digital output of the device, a single-shot n, one additional keys, an OR element and a voltage divider are introduced, the outputs of the delay elements are connected to the signal inputs of the keys, the outputs are connected to the inputs of the duplicating unit, the output is connected to the signal input of the peak detector, the output of which is connected to the signal input of the voltage divider, the output of which is the analog output of the device and its control inputs are connected to the discharge outputs of the counter, counting input An element connected to the output OR, whose outputs are connected to the pulse outputs of one-vibration, the potential outputs of which are connected to the first control inputs of the corresponding switches, the second control inputs of which are connected to the output, the pulse distributor, and the inputs of the single-vibration ones are connected to the corresponding outputs of the amplifying cascades. The drawing shows a functional diagram of a computing device for the primary processing of information. The computing device contains .t series-connected amplifier stages 1, the outputs of which are connected to the inputs n of delay elements 2 and to the inputs of 1 single vibrators 3, the potential outputs of the latter are connected to the first control inputs of keys 4, the signal inputs of which are connected to the outputs elements 2 delay. The second control inputs of the keys 4 are connected to the output of the distributor 5 pulses, and the outputs of the keys 4 are connected to the inputs of the summing unit. 6, the output of the peak detector 7 connected to the signal input, the control input of which is connected to the output of the distributor 5 pulses, and the output connected to the input of the voltage divider 8, the output of which is the analog output of the device Pulse outputs of single vibrators 3 are connected to the outputs of the element O OR, you move over. The meter connected to the counting input 10, the bit outputs of which are connected by the digital output device of the device and connected to the control inputs of the voltage divider 8, to the output of the last amplifier stage, is connected to the input of the threshold unit 11, connected the house with the input of the pulse distributor, whose two outputs are connected with the control inputs of the counter. The advanced sifter for primary information processing operates as follows. The input signal is fed to the input of the first amplifier stage and is amplified by a chain of amplifier stages 1. The signal amplitude at the output of the m-th stage is Ug. K, where k is the gain factor of the amplifier stage. When the signal at the output of 1: U18 of the cascade 1 exceeds the threshold value n of the orog block 11, equal to the lower limit and (., The dynamic range of the Wick detector 6, i.e., when, the threshold block 11 is activated, the signal from which enters the distributor 5 pulses after some time equal to the delay tg of the attimens 2 delays, a permitting pulse Up of duration t d is produced, which goes to the second control inputs of keys 4. In addition, control pulses are generated by the impulses that the axes eat is a reset to zero of the Pico detector 7 and forcing the recording of the number n 13 to the counter 10; After some time equal to () the pulse distributor 5, the counter 10 counting signal is generated, which goes to its control input. The amplified signals from the amplifying outputs cascades 1 are fed to the inputs of delay elements 2 and the inputs of single vibrators, the response threshold of which is equal to the upper edge of the UQ peak detector, which is slightly less than or equal to the upper boundary of the linear band of the amplifier ka1: kada 1. Thus, The selector is started if Ue, y K R U. The pulse duration of the mth one-shot is equal to Tr + TTg-. -i-rri-dt :, where the value is determined by the speed of the element 9 OR and the clock frequency of the counter 10. Through tr, signals from the outputs of the delay elements 2 are fed to the inputs of the keys, to the second control inputs of which is the enabling, pulse Up and go - and the key is opened if the GP is not started - and the one-shot, the output of which blocks the enabling impulse U p. Signal signals passed through the open. the keys 4 are summed by block 6 and arrive at the input of the peak detector 7. The signal amplitude Uc, at the output of the block fi is equal to). Its value is converted in the peak detector 7 to a quasi-constant voltage, which is fed to the signal input of the voltage divider. Since the durations of the pulses of the one-shot 3 are different, the pulses generated in the one-shot on the falling edge and arriving at the codes of the OR element are also spaced apart. At the output of element 9 OR, a bundle of (t) pulses is formed, which is fed to the counting input of the counter 10, operating in the subtraction mode. The counter enable signal is valid for a time () ATg, and after it ends, the counting input of counter 10 is blocked, and the contents of the counter are equal to P, n- (nm ~ ni-1; i.e., equal to the number of stages 1 participate in the formation of the signal 1, the counter code 10 is used to set the transmission coefficient to the voltage divider, which is equal to. rf ... Ch.K The output voltage pgl- at the output of the voltage divider 8 is equal to, with the p-icc. Thus, the input signal is represented in a semi-logarithmic form, where the mantissa of the term yy j is equal to the output voltage The dividers {Voltage and order of the Y code. The amplitude of the input signal is a and t.kO.I The calculation time does not depend on the value of the input signal and is about 2 t. Compared with the known device, In addition, when an external sync pulse is present, hard strobing is performed, with a strobe duration equal to the pulse duration, thus increasing noise immunity. In a known device, it is impossible to realize hard strobing due to properties. Thanks to the introduction of new nodes and connections, the speed of the device is greatly enhanced. The economic effect of the application of the proposed device consists in improving the speed and, as a result, of reducing the amount of equipment, when booting the loadings of devices for information processing. The invention is a computing device for data processing, containing "serially connected amplifier stages, each of which is output to the input of one of the n delay elements, threshold unit, connected to the output of the last amplifier stage, key, summing unit, pulse distributor, outputs connected to controlling the peak detector and with the counter inputs, the bit outputs of which are c (device output, characterized in that, in order to increase speed, it is entered into n one-shot, (nl) additional claonies, an OR element and a voltage divider, with the outputs of the delay elements of the signal inputs of M keys whose outputs are connected to the inputs of the summing unit, the output connected to the signal input of the peak detector, the output of which The signal input to the Divider Signal Input} {a {1px10H, the output of which is the analog output of the device, and its control. The inputs are connected to the discharge outputs of the counter, the counting input of the associated | with the output of the OR element, which inputs th connected to a monostable pulse output, the potential vykoshl wherein compound first the gate inputs of the corresponding key, the second control inputs connected to the output kvtoryh pulse distributor, and the monostable multivibrator inputs connected to respective outputs of meat itelnyh cascades. Sources of information taken into account in the examination 1. US patent number 3662274, l. 329-192, published. 1972.
2.Авторское свидетельство СССР о за вке № 243О928/1& 24, л. Q Об Q 7/12, 1976 (прототип).2. USSR Author's Certificate of Application No. 243О928 / 1 & 24, l. Q About Q 7/12, 1976 (prototype).
5 .-tV - 5.-TV -
., «, Г -«о ; ., ", G -" o;
V t /liHI г J.-« ,-,.-.-. )t...,.. г4оо05V t / liHI g. J.- ", -,.-.-. ) t ..., .. g4ooo05
))
ГR
gg
ГR
Л.L.
C4JC4J
«О"ABOUT
ilil
«О"ABOUT