Изобретение относитс к обласзти автоматики и вычислительной техники и предназначено дл использовани , например, в елекоммутационных системах , управл емых процессором-, где необходимо осуществл ть перемещение данных из одного участка (пол ) пам ти в другой без нарушени функцио нировани системы в реальном масшта бе времени. Известно устройство дл управлени пам тью 1, где при оперировании с новыми данными, сопровождаемом перемещением в пам ти ранее записан ных данных, необходимо переходить на специальную программу двойной записи, что создает дополнительную нагрузку процессору и сужает область его применени . Наиболее близким к изобретению техническим решением вл етс устройство дл управлени пам тью 2, содержащее подключенные к первому и второму входам устройства соот ветственно первый и второй регистры выходы которых соединены со входами сумматора, блок вентилей и записывающий элемент, соединенный с третьи входом устройства. Оно не обладает .расширенной областью применени из-за йеобходимости осуществл ть прерывание выполнени основной программы . . Цель изобретени - расширение области применени устройства. Дл этого оно содержит триггеры, элемент задержки, генератор импульсов и элемент ИЛИ, входы которого подключены к выходам записывающего элемента и генератора импульсов, а выход ,- к первому выходу устройства и через элемент задержки к одному входу первого триггера, другие входы которого соединены с выходами второго триггера, подключенного к выходу генератора импульсов и четвертому входу устройства, причем один выход первого триггера соединен с первым управл ющим входом блока вентилей, а другой - со входом геИератора импульсов и вторым управл ющим входом блока вентилей, подключенного информационными входами к выходам первого регистра и сумматора и выходом к второму выходу устройства . На Ч1вртеже показана функциональна схема устройства. Она содержит генератор 1 импульсов , первый 2 и второй 3 .(адресный дополнительный) регистры, сумматор 4, блок 5 вентилей, записывающий элемент б, первый 7 и второй 8 триг геры, элемент ИЛИ 9, элемент 10 задержки, управл емую пам ть 11 дан нЬк, процессор 12, телекоммутатор 13, информационный регистр 14. Аи В - соответственно первое и второе пол пам ти данных. Устройство работает следующим образом. Переключательные элементы S теле коммутаторе 13 сканируютс в соответствии с программой управлени (хран щейс в соответствующем устройстве запоминани программы), при чем данные, касающиес этих элементов , сохран ютс в присвоенных информационных разр дах в пам ти 11 данньзх.. Изменени в телекоммутаторе 13 или изменение вида работы систем требуют перемещени данных, в пам ти данных, например, из первого пол А в новый разр д второго пол В. Это перемещение выполн етс с помощью программы с низким приоритетом , посто нно прерыва сь програм мами с высокими прйоритетшли. Совокупность вновь выданныхэлементов и дополнительный ащресный регистр 3 дают возможность записывать одни и те же данные как в первоначальный, так и в новый разр ды, если программа выдает ксманду, обращенную к перемещаемому разр ду данных. Дл упрощени чертежа опущены элементы и св зи между ними, относ щиес к считыванию команд програм мы процессором 12, из устройства за поминани программы. Устройство управлени пам тью по лучает адресную информацию от процессора 12 по первому входу в регистр 2, данные передаютс в информационный регистр 14, а команда записи поступает с третьего входа на запйсывайщий элемент б. Кроме того устройство получает указание по четвертому входу вс кий раз, когда -команда записи обращаетс к адресно позиции, св занной с разр дом запом нающего устройства, например в поле А, который находитс в состо нии перемещени . Это означает, что дан йаё7°занесенные в регистр 14, долж ны . быть -записаны как в адресн позиций,та и в соЬ вет6твующую позицию другого разр да пам ти 11, например в поле А. Эта позици ТШкЖйЙзУёУЙ при помоаШ адресной разностной информации, котора бша перенесена из процессора 12 в регистр 3. Разностн/ адресна информаци записываетс в регистре 3 в начале процесса перемещени , и она указывает величину, которую следует добавить к адазесу, определ гацему нуж 84 ную ПОЗИЦИЮ в разр де пам ти 11 (в поле А), чтобы образовать адрес соответствующей позиции в разр де пол В. Триггер 8 с двум устойчивыми состо ни ми запоминает индикатор, полученный по четвертому входу устройства , а триггер 7 с двум устойчивыми состо ни ми считывает и отрабатывает указанный индикатор. Сумматор 4 выдает результирующий адрес посредством сложени адресной разнос.ти, записанной в регистре 3, с адресом, хран щимс в регистре 2, блок 5 вентилей , в соответствии с управл ющими указани ми от первого триггера 7, пропускает либо адрес, записанный в адресном регистре 2, либо результирующий адрес, полученный сумматором 4 на первый выход устройства. Генератор 1 вырабатывает импульсы записи , В обычном случае, когда не требуетс производить операции дополнительной записи, оба триггера наход тс в состо нии О и индикаци на четвертом входе отсутствует, когда на третий вход поступает команда записи. При этом записывающий элемент 6 вырабатывает импульс записи , который проходит через элемент ИЛИ 9, на второй выход уст- ройства и на элемент 10 задержки. По импульсу записи пам тью 11 считываетс информаци из регистра 14. и записываетс в позицию, указанную адресом, на первом выходе устройства. Если триггер 7 нахо , первый упдитс в состо нии равл ющий вход блока 5 вентилей возбуждаетс и последний пропускает адрес, записанный в регистре 2,, на первый выход устройства. После определенной временной задержки, соответствующей UHKJiy записи устройства запоминани данных, элемент 10 выдает импульс синхронизации на вход триггера 7, устанавлива его в положение , соответствующее услови м на его входах. Однако в соответствии с предположением, что триггер 8 находилс в состо нии О, в триггере 8 не происходит изменений. Если на четвертый вход устройства поступает индикатор, помимо команды записи на третьем входе, триггер 8 будет находитьс в состо нии i под действием этого индикатора, в это врем начинаетс описанна процедура записи. После записи информации в регистр 14, разр д запоминающего устройства пол А,, триггер 7 получает импульс синхронизации от элемента 10 задержки , за счет чего состо ние Tpifrrepa 8 переносите н в триггер 7. В блоке 5 вентилей возбуждаетс второй управл ющий вход и результирующийThe invention relates to the field of automation and computer technology and is intended for use, for example, in electrofusion systems controlled by a processor, where it is necessary to transfer data from one memory location to another without disrupting the functioning of the system in real time. . A device is known for managing memory 1, where, when operating with new data, accompanied by the transfer of previously recorded data in memory, it is necessary to switch to a special double-record program, which creates additional load on the processor and reduces its application area. The closest technical solution to the invention is a memory management device 2, comprising first and second registers connected to the first and second inputs of the device, respectively, the first and second outputs of which are connected to the inputs of the adder, the valve block and the recording element connected to the third input of the device. It does not have an extended application area because of the need to interrupt the execution of the main program. . The purpose of the invention is to expand the field of application of the device. To do this, it contains triggers, a delay element, a pulse generator and an OR element, whose inputs are connected to the outputs of a recording element and a pulse generator, and an output, to the first output of the device and through a delay element to one input of the first trigger, the other inputs of which are connected to the outputs the second trigger connected to the output of the pulse generator and the fourth input of the device, with one output of the first trigger connected to the first control input of the valve assembly, and the other to the input of the pulse geIrator and the second control input of the valve block connected by information inputs to the outputs of the first register and adder and output to the second output of the device. On Ch1Vrtezhe shows a functional diagram of the device. It contains a pulse generator 1, the first 2 and second 3. (address additional) registers, adder 4, valve block 5, recording element b, first 7 and second 8 triggers, OR 9 element, delay element 10, controlled memory 11 dan lk, processor 12, telecommute 13, information register 14. A and B are the first and second fields of the data memory, respectively. The device works as follows. The switching elements S of the tele switch 13 are scanned in accordance with the control program (stored in the corresponding program memory), and the data relating to these elements are stored in the assigned data bits in the memory 11 of that change. the type of operation of the systems requires the transfer of data, in a data memory, for example, from the first field A to a new bit of the second field B. This movement is performed using a low priority program, constantly interrupting Gram Mami with high priority. The set of newly issued elements and the additional real-time register 3 make it possible to record the same data both in the initial and in the new bit, if the program issues a xmanda facing the relocatable data bit. To simplify the drawing, elements and the connections between them, related to the reading of program instructions by the processor 12, are omitted from the device for memorizing the program. The memory management device receives the address information from processor 12 via the first input into register 2, data is transmitted to information register 14, and the write command is received from the third input to the recording unit b. In addition, the device receives an indication on the fourth input whenever the write command addresses the address position associated with the storage device, for example, in field A, which is in a moving state. This means that the data of 7 ° entered in register 14 should be. be written as in the address positions, and in the other position of another bit of memory 11, for example in field A. This position of TSHKYYZYUYUY with the help of address difference information, which was transferred from processor 12 to register 3. The difference / address information is written in register 3 at the beginning of the transfer process, and it indicates the value that should be added to the adazes, determines the required POSITION in memory bit 11 (in field A) to form the address of the corresponding position in bit de Paul B. Trigger 8 with two stable states E and stores the indicator obtained for the fourth entry device and the trigger 7 with the two stable states according reads and fulfills said indicator. The adder 4 outputs the resulting address by adding the address spacing recorded in register 3 with the address stored in register 2, valve block 5, according to the control instructions from the first trigger 7, skips either the address written in the address register 2, or the resulting address obtained by the adder 4 to the first output of the device. Generator 1 generates write pulses. In the usual case, when no additional write operations are required, both triggers are in state O and there is no indication at the fourth input when a write command is received at the third input. In this case, the recording element 6 generates a recording pulse, which passes through the element OR 9, to the second output of the device and to the element 10 delay. By the write pulse memory 11, information is read from register 14. and written to the position indicated by the address at the first output of the device. If trigger 7 is found, the first one in the state equals the input of the valve unit 5 is energized and the last passes the address written in register 2 to the first output of the device. After a certain time delay corresponding to the UHKJiy recording of the data storage device, the element 10 outputs a synchronization pulse to the input of the trigger 7, setting it to the position corresponding to the conditions at its inputs. However, according to the assumption that trigger 8 was in state O, there is no change in trigger 8. If the indicator enters the fourth input of the device, in addition to the write command at the third input, the trigger 8 will be in state i under the action of this indicator, at which time the described recording procedure begins. After writing the information to the register 14, the memory of the field A, trigger 7 receives a synchronization pulse from the delay element 10, thereby transferring the state Tpifrrepa 8 to trigger 7. In the valve block 5, the second control input and the resultant