SU744730A1 - Посто нное запоминающее устройство - Google Patents

Посто нное запоминающее устройство Download PDF

Info

Publication number
SU744730A1
SU744730A1 SU782593775A SU2593775A SU744730A1 SU 744730 A1 SU744730 A1 SU 744730A1 SU 782593775 A SU782593775 A SU 782593775A SU 2593775 A SU2593775 A SU 2593775A SU 744730 A1 SU744730 A1 SU 744730A1
Authority
SU
USSR - Soviet Union
Prior art keywords
keys
key
sample
output
current
Prior art date
Application number
SU782593775A
Other languages
English (en)
Inventor
Валерий Павлович Верижников
Борис Иванович Панферов
Надежда Федоровна Хорохорина
Original Assignee
Институт Электронных Управляющих Машин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электронных Управляющих Машин filed Critical Институт Электронных Управляющих Машин
Priority to SU782593775A priority Critical patent/SU744730A1/ru
Application granted granted Critical
Publication of SU744730A1 publication Critical patent/SU744730A1/ru

Links

Landscapes

  • Read Only Memory (AREA)

Description

(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
.: .1 : .
Изобретение относитс  к вычислительной технике и автоматике и предназначено дл  работы в устройствах и системах, где требуетс  посто нное запоминающее устройство;
Предлагаемое изобретение  вл етс  по принципу Действи  жгутовым, трансформаторным посто нным запоминающим устройством (ПЗУ). ПЗУ такого типа нашли широкое применение в качестве посто нной пам ти микропрограмм в вычислительных цифровых машинах и устройствах, позволили существенно упростить их структуру и умень .щить количество оборудовани . В тех случа х , когда требование к быстродействию  вл етс  одним из основных требований, применение предлагаемого изобретени  позволит получить наибольший экономический эффект.
Известно посто нное запоминающее устройство трансформаторного типа с транзисторными ключами, прошитой числовой матрицей с раздел ющими диодами, в котором опрос запоминающих  чеек осуществл етс  путем использовани  адресов строк и столбцов . В соответствии с адресом вырабатываетс , ток, проход щий через определенную совокупность проводов и баластиые резисторы . При протекании тока через провод числовой матрицы зар жак)тс  «паразитиые распределенное емкости между прошивочными проводами i.
Дл  ускорени  процесса разр да «пара5 зитных емкостей (стади  восстановлени ) в указанном ПЗУ применены дополнительные разр жающие цепи, подключенные к вь ходам ключей, коммутирующих ток и управл емых от тактового устройства, В качестве токовыравнивающих элементов при менены баластные резисторы, включенные последовательно с выбираемым числовым проводом и источником питани .
Другим, известным, решением задачи повышени  быстродействи   вл етс  разбиё ,5 нйе большого по объему ПЗУ на несколько однотипных, но во столько же раз меньших по объему пам ти 2.
Такое решение приводит к еще большему увеличению оборудовани .
Наиболее близким к предлагаемому  вл етс  ПЗУ, содержащее накопитель, одни входы которого подключены к выходам первых ключей выборки, вторые входы накопител  подсоединены к вы.ходам вторых ключей выборки, а выходы накопител  - к соЬтветствутогцим входам усилителей считывани , каждый из первых входов первых ключей выборки подключен к выходу источника эталонного тока, а каждый второй вход этих ключей подключен к соответствующему выходу первого дешифратора адреса, вход каждого из вторых ключей выборки подключен через элемент св зи к соответствующему выходу второго дешифратора, стробирующие входы обоих дещифраторов подключены к выходу блока управлени  выборкой, второй вход каждого из вторых ключей выборки подсоединен к источнику питани , к выходам вторых ключей выборки через разв зывающие диоды подключен, дополнительный-разр жающий транзистор, который открываетс  только в тех случа х, когда закрыты все вторые ключи выборки (3). Недостатком устройства  вл етс  наличие дополнительного оборудовани , необходимого дл  повышени  быстродействи . Цель изобретени  - повышение надежности и быстродействи  устройства. Поставленна  це.ль достигаетс  введением элемента задержки, йхбд которого подключен к выходу блока управлени  выборкой и стробирующему входу второго дещифратора , а выход к стробируюи ему входу первого дешифратора.. .; Ука занна  цель обеспечиваетс  за счет активного разр да «паразитной емкости жгута еще на стадии протекани  рабочего тока. Задержка выключени  первого клкэча выборки создает форсированный процесс разр да «паразитной емкости. Достигаетс  это тем, что на стадии закрытого второго ключа выборки и открытого, на врем  задерживающего элемента, первого ключа выборки , протекающий рабочий ток, переключа сьв цепь «паразитной емкости, стремнтcri перезар дить ее до пол рн ости; напр же , ни , обратной той, котора  была на ней ма стадии открытого состо ни  обоих ключей выборки. Повышение надежности работы предлагаемого устройства обеспечивает .с  за счет стабилизации рабочего тока и проц1ивочном проводе и достигаетс  за Счет того, что один из открытых, ключей при выборке (чтении) работает в режиме «генератора тока, обеспечива ; тем самым, независиМрсть рабочего тока от нагрузки, которой  вл етс  цепь первичных обмоток кода прошиваемых числовых трансформаторов. Данное устройство изображено на фиг. 1-5.. .:. предлагаемое посто нное 3anoMHHai0 ee устройство содержит блок 1 управлени  выборкой , выход которого подключен к стробирующему входу 2 дешифратора 3 адреса, а также к стробирующему входу 4 дешифратора 5 адреса через элемент 6 задержкн . Выходы 7 дешифратора 3 через элементь 8 св зи соединень со входами 9 вторых ключей 10 выборки. Входы 11 ключей 10 подк.г1ючены к источнику 12 питани . ВыХО .ДЫ 13 дешифратора 5 адреса подключены к первым входам 14 ключей 15 выборки, входы 16 которых подключены к выходу источника 17 эталонного тока. Выходы 18. вторых ключей 10 выборки и выходы 19 первых ключей 15 выборки подклинены к накопителю 20. Выходы накопител  20 подключены ко входам усилителей 21 считывани .; Устройство работает следующим образом, На адресные входы 22 дешифраторов: 3 и 5 адреса, подают код, соответствующий открытому состо нию левых (фиг. 1), первого 15 и второго 10 ключей выборки. Второй ключ 10 выборки открываетс  не позднее первого ключа 15 выборки, после подачи переднего фронта импульса обращени  от устройства I управлени  выборкой. На фиг. 1 стрелкой показано направление тока: от источника 17 эталонного тока, первый ключ 5 выборки, раздел ющий диод и прошивочный провод накопител  20, второй ключ 10 выборки, через вход 11 к источнику 12 питани . К: выходу 8 второго ключа 10 выборкиподклточена группа проводов накопител  20, образующихусловно показанную , «паразитную емкость 23. На ста-, дии формировани  рабочего тика права  обкладка этой емкости 23 зар жаетс  отриЦатедьно относительно земли (нулевого поteнциaлa ). По окончании действи  сигнала с выхода устройства 1 управлени  выборкой первый ключ 15 закроетс  на врем  задержки элемента б позже, чем второй ключ 10 выборки. При закрытом ключе 10, протеКаюц1Йй рабочий ток переклк)чаетс  в «паразитнунэ емкость 23, способству  ускорению ее перезар да. Таким образом, врсстановление первоначального напр жени  на расйредёленной емкости жгута 23 происходит на завершающей стадии протекани  рабочего тока. Ключ 15, рабртак)щий в генератора тока, может быть Выпрлнен, напрймё|), на транзисторе типа р-п-р, подклк)ченный базой 14 к выходу 13 дешифратора 5 адреса, а эмиттером - через резистор к источнику положительного напр жений Источник положительного напр жени  BMecte С резистором образуют источник 17 эталонного тока в цепи эмиттера транзистора . При таком вьшолнении кЛюча 15 формируетс  стабилизированный выходной ток в цепи прошивочного провода без применени  баластных резисторов. Второй ключ 10 выборки выполнен по одной из известных схеМ, обеспечивающих при чтении передачу отрицательного перепада напр жени:  на выход 18. Величнн;а этого перепада должна быть не меньше падени  напр жени  на числовом проводе, полностью прошитом через сердечники, при протекании эталонного тока. На фиг. 2, 3, 4 приведены электрические схемы выполнени  второго ключа выборки . На фиг. 2 втррой ключ выборки выполнен по схеме с «общим эмиттером на
транзисторе типа п-р-п с отрицательным источником 12 питани  и положительным относительно эмиттера импульсом управлени  на входе 9, На фиг. 3 ключ выполнен по схеме с общим «коллектором на транзисторе типа р-п-р с отрицательным источником 12 питани  и отрицательным импульсом управлени  на входе 9. Второй ключ выборки (фиг. 4) выполнен по схеме с «общим эмиттером на транзисторе типа п-р-п с положительным HCTOIJHHKOM 12 питани  и.положительным импульсом управлени  на входе 9. Зар женна  при закрытом ключе (фиг. 5) коллекторна  емкость ключа, выступает источником отрицательного напр жени  на входной щи не 18 при открытом транзисторе . При низком уровне рабочего импульса с выхода дещифратора схемы (фиг. 2, 4) требуют постановки дополнительного инвертора сигнала. Выбор конкретной схемы вторых ключей 10 выборки определ етс  теми услови ми, которые выставл ютс  при проектировании блока ПЗУ. В качестве элемента задержки б может быть применена либо электричерка  лини  задержки , либо цепочка из последовательно включеннь1х логических схем. При выборе величины времени задержки должны быть учтены также и времена задержек последующих каскадов: дещифратора, цеци св зи, первых и вторых ключей выборки. При оптимальной величине задержки элемента 6 длительности рабочего тока и фазы разр да «паразитной емкости должны быть достаточными дл  формировани  выходного сиг-; чала чтени  и разр да «паразитной емкости .
При применении описанных выцте Нервых и вторцх ключей выборки, а также правильном выборе параметров элемента задержки отпадает необходимость в применении Дополнительных разр жающих цепей, Действующих на стадии разр да «паразитной ёмкости . Стабилизаци  тока в предлагаемом устройстве позвол ет уменьщи1ъ мощности
потреблени  и обеспечить независимость тока от прощиваемой выхо;ыой комбинации. За счет более стабильного по времени формировани  выходного напр жени  повыщаетс  быстродействие. Отпадает необходимость также в баластных резисторах, уменьщаютс  значени  питающих и коммутируеMbjx напр жений.

Claims (3)

1.Авторское свидетельство СССР
№ 431556, хл. G П С 17/02, опублик. 1972.
2.П атент Франции № 2241844, кл. G И С 7/00, опублик. 1975.
3.Авторское свидетельство СССР
№ 411556, кл. G II С 17/02, опублик. 1972 (прототип).
744730
м
1/е фигг
,г/
SU782593775A 1978-03-24 1978-03-24 Посто нное запоминающее устройство SU744730A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782593775A SU744730A1 (ru) 1978-03-24 1978-03-24 Посто нное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782593775A SU744730A1 (ru) 1978-03-24 1978-03-24 Посто нное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU744730A1 true SU744730A1 (ru) 1980-06-30

Family

ID=20754963

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782593775A SU744730A1 (ru) 1978-03-24 1978-03-24 Посто нное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU744730A1 (ru)

Similar Documents

Publication Publication Date Title
US4459498A (en) Switch with series-connected MOS-FETs
US5151620A (en) CMOS input buffer with low power consumption
EP0090662B1 (en) Boosting circuit
US4010385A (en) Multiplexing circuitry for time sharing a common conductor
SU744730A1 (ru) Посто нное запоминающее устройство
US4468576A (en) Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics
US4044270A (en) Dynamic logic gate
GB915314A (en) Improvements in or relating to electric waveform generators
JPH0256856B2 (ru)
JPS62502371A (ja) クロツク信号制御回路
WO1999003192A1 (en) A progressive start-up charge pump and method therefor
SU1034181A1 (ru) Импульсный источник тока
SU1083306A1 (ru) Устройство дл равномерного токораспределени при параллельном включении транзисторов,работающих в импульсном режиме с насыщением
SU902256A1 (ru) Матричный коммутатор
SU635620A1 (ru) Реле времени
SU611295A1 (ru) Формирователь тока
SU566319A1 (ru) Блокинг-генератор
JPH09167949A (ja) パワーエンハンスメントmosfetを駆動する回路装置
SU743185A1 (ru) Многоканальный линейный модул тор
SU1003344A1 (ru) Транзисторный ключ с защитой от перегрузки
SU1554135A1 (ru) Квазисенсорный переключатель
SU1034178A1 (ru) Переключающее устройство
SU951455A1 (ru) Реле времени
SU1598074A1 (ru) Преобразователь посто нного напр жени в посто нное
SU1081778A1 (ru) Многофазный мультивибратор