SU737941A1 - Устройство дл ввода информации - Google Patents
Устройство дл ввода информации Download PDFInfo
- Publication number
- SU737941A1 SU737941A1 SU772553981A SU2553981A SU737941A1 SU 737941 A1 SU737941 A1 SU 737941A1 SU 772553981 A SU772553981 A SU 772553981A SU 2553981 A SU2553981 A SU 2553981A SU 737941 A1 SU737941 A1 SU 737941A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- code
- cycle
- input
- address
- Prior art date
Links
Landscapes
- Selective Calling Equipment (AREA)
Description
Изобретение относитс к автоматике , телемеханике и вычислительной технике и может быть использовано в рассредоточенных системах дл ввода информации о состо нии удаленных объектов, Известна устройства дл ввода информации содержащие блоки синхронизации и синфазировани ,генератор адресов и управл емый приемник ответ ных сигналов, выходом соеди11енный со входом блока оконечного преобразовани , осуществл ющему вывод информации из устройства. Такие устрой ства осуществл ют циклическую генерацию адресов объектов, по которым передаетс информаци -р состо нии периферийных устройств объектов 1 Недостаток таких устройств заключаетс в их низкой пропускной способности из-за большого объема избыточной информации, обрабатываемой устройством, так как опрос источник и пе)едача данных о его состо ний .осуществл етс на каждом цикле работы , независимо от того, измен лось ли состо ние объекта или нет. Наиболее близким техническим ре шением к предлагаемому вл етс уст ство дл ввода информации, содержащё блоксбЬр жени с линией св зи, соединенный л иней входом и выходом, соответственно, с линейными входом и выходом устройства, груйпу элементов И, блок синфазировани , блок синхронизации, блок управлени , блок пам ти, блок оконечного преобразовани , блок дешифрации и первый блок сравнени , причете выход блока синхронизации соеданен с первым входом блока сопр жени с линией св зи, входом блока синфазировани и контактирующим входом первого блока сравнени , первый вход которого соединен со входом дешифратора и выходом блока сопр жени с линией св зи, а управл ющий вход - с выходом блока синфазировани , управл ющим .входе б.пока дешифрации и первым входом; блока управлени , соединенного соответствующими командными выходамис управл ющими входами элементов И группы и входами записи и считывани блока пам ти, а вторым и третьим входами и выходом соответственно с выходами блока .дешифрации и первогоблока сравнени и входом признака блока оконечного преобразовани 2, . Недостатком этого устройства вл етс низкое быстродействие. Цель изобретени - повышение быст . действи устройства. Поставленна цель достигаемс тем, чт6 в ус 1 ройство ввёдё ны блик буферной пам ти и два блока сравнени , причем тактирующие входы второг 4 третьего блоков сравнени соединен с выходом блока синхронизации и чере . первый элемент И группы с тактиру рщим йходом блока буферной пам ти, первый выход которого соединен, соот ветственно, через второй, третий и четвертый элементы И группы с адресным и информационнЕлм уходами блока пам ти и адресным входом блока оконечного преобразовани , первые информационные входы второго и третьег блоков сравнени йЬдклюЧены к выходу блока сопр жени с линией св зи, вхо ду блока буферной пам ти и через п тый, элемент И группы к адресному входу бдока оконечного преобразоваНИИ , управл ющие входы второго.и третьего блоков сравнени соединены с выходом блока инфазировани .и чере шестой элемент И группы со вторым входом блока сопр жени с линией св зи, а выходы с четверт1ым и п тым входс1ми блока управлени , командный ;выход которого подключен к управл ю1щему входу блока буферной пам ти, вторым выходом подключенного ко - второму информационному входу третье го блока сравнени и через седьмой элемент И группы - к Адресному входу блока пам ти,, выход которого соедине со вторыми информационными входами первого и второго блоков сравнени и, соответственно, через восьмой и д в тый элементы И группы - к. информационному входу блока пам ти и адресному входу бдока оконечного преобразовани . . . . На чертеже изображена блок-схема устройства-. Устройство содеЁ)жит периферийные устройства 1 контролируемых объектов подключенные через линию 2 св зи к устройству 3 дл ввода информации, включающему группу .4 элементов И, блок 5 сопр жени с линией св зи, блок б синхронизации, блок 7 инфа зировани , блок 8 буфер юй пам ти, первый, второй 10 и третий 11 блок сра(внели ,блок 12 управлени , блок 13 пам/1ти, блок 14 оконечного преобразовани , блок 15 дешифрации и элементы -и 16-24 группы 4 элементов И БЛ1ЭК..9 формируют ригнал на своем выходе и в случае неравенства операн дов, направл емых на его информацион ные входы, а блоки 10 и 11 формируюФ сигналы на своих выходах в случае, если разнос.ть операндЬё подаваемых н их первые и вторые информационные . входы имеет лоложитёльный знак. Блок 15 формирует на своем выходе CHl-Hал при поступлении на его вход кода, не . используемого в .качестве адресного и содержащего только единичнае симва
737941 Устройство работает следующим образом . . : В процессе работы системы блоком б посто нно осуществл етс генераци последовательности синхроимпульсов, поступающих на входы соответствующих блоков устройства, а также через блок 5 и линию 2 св зи на входы всех подключенных к. линии периферийных устройств 1, выполн синхронизацию их работы. Блоком 7 осуществл етс посто нна генераци последовательности синхронизирующих импульсов, также поступающих на входы соответствующих блоков устройства 3, и черезблок 5 сопр жени и линию 2 св зи на входы периферийных устройств 1. При этом период следовани синфазирующих Импульсов кратен периоду следовани синхроимпульсов, причем интервал- между двум соседними синфазирующими импульсами образует такт работы устройства, а содержащеес в одном такте число синхроимпульсов равно значности адресных кодов периферийных устройств 1. . Предположим, что в линии 2 св зи подключённо ппериферийных устройств 1, причем п меньше N, где N - максимальное количество периферийных устройств 1, которое вообще может быть подключено к системе при условии , что адресные коды всех этих устройств отличаютс друг от друга, и, кроме того, никаких сигналов от контролируемых объектов на входы периферийных уплотнительных устройств 1 не поступает. , Пусть в пределах некоторого такта по линий 2 св зи не передаетс ни одного сигнала (пер.едаетс нулевой адресный код). Этот факт регистрируетс всеми периферийными устройствами 1, после чего в следующем также каждым из этих устройств в линию 2 начинает в последовательной форме /старшими разр дами вперед выводитьс его адресный коД.При этом каждым из периферийных устройств 1 осуществл етс посимвольное сравнение формируемого им кода с кодом, реально передаваемым по линии 2 св зи, и в случае обнаружени ча любой из временных позиций,, кода импульса в -линии 2 св зи при отсутствии импульса на выходе устройства формирование кода этим устрой .ством прекращаетс . Таким образом, к концу такта передачу адресного кода прекращают все периферийные устройства 1, за исключением одного, имеющего максималь .йое числовое выражение адресного кода, причем именно этот код и передаетс по линии 2 св зи В данном такте. ,- , . В Следующем такте все периферийные устройства 1 вновь ос5т1ествл ют формирование своих адресных кодов, исключением устройства, код которог был передан в предыдущем такте и которое теперь прекращает формирова ние сврего адресного кода вплоть до очередной передачи по линии 2 свйэи нулевого кода. Взаимодей ствие остальных пер 1ферийных устрой ств 1 в этом такте рсуществл етс так же, как и в предыдущем, в резул тате чего по линии 2 св зи в данном такте передаетс адресный код устро ства, имеющего второе по величине среди подключенных в данный момент к линии 2 св зи периферийных устройств 1 числовое выражение кода, после чего это устройство также прекращает формирование своего адресного кода вплоть до очередной передачи по линии 2 св зи нулевого кода. Процесс продолжаетс аналогичным образом до тех пор, пока по линии 2 св зи передаютс адресные коды всех периферийных устройств 1, подключенных в данный момент в системе. Сформированна таким образом группа адресных кодов образует цикл работы системы, причем длительность этого цикла, выраженна в тактах, равна п. По окончании цикла все периферийные устрой ства 1 прекращают формирование своих адресных кодов, в результате Чего в очередном такте по линии 2 св зи передаетс нулевой код и формирование цикла начинаетс сначала тем же образом. Предполагаетс , что в процессе передачи двух соседних циклов никаких изменений в составе подключенны к линии 2 св зи периферийных устройств 1 не происходит, т.е, очередной передаваемый по линии 2 св зи цикл адресных кодов ничем не отличаетс от предыдущего.- В этом случае к началу очередного цикла в блоке 13, содержащем п чеек, в каждой ИЗ чеек, имеющей номер, равный числовому выра сению одного из адресных кодов, участвующихв данный момент в формировании цикло оказываетс записанным код, переда ваемый в данной структуре цикла вслед за данны1Л кодом. ; В чейке с нулевым, номером оказ ваетс записанншл код, передаваемы в составе цикла первым. В чейке с номером, равным наименьщему из передаваемых по линии св зи в цикле кодов, оказываетс записанным нулевой кодо В чейках- блока 8 к началу очере ного такта оказываютс записанными коды, соответственно, переданные по 2 св зи в только что окон чившемс такте и в предшествующем ему такте.
Ь
737941 Перед началом такта блоком 12 формируютс сигналы на его командных выходах, noctynaHKaHe на элемент И 17 и на вход считЕДэани блока 13, в результате чего из чейки с номером , равным коду перёдаваекому в предыд ём такте, считываетс код, который должен быть передан в данЕЮм такте, поступающий в последовательной форме в течение такта на вторые информационные входы блоков 9 и 10. На второй информационный вход блока 11 в течение такта выводитс код, переданный по линии 2.св зи тактом ранее. - - . 1 В течение такта из линии 2 св зи через блок 5 поступает адресный код, который вводитс в первую чейку блока 8, через первые информацион ,ные входы в блок 9 и в блок 15. Одновременно в блоке 8 осуществл етс перенос кода, записанного в предыдущем такте в первой чейке, во вторую чейку, а кода, записанного во второй чейке - в третью чейку. В момент формировани очередного синфазирующего импульса производитс анализ, поступившего в приемное устройство 3, адресного кода. Поскольку цикл, .передаваемый в данный момент времени по Линии 2 св зи, абсолютно идентичен циклу, переданному ранее, : код прин тый из линии 2 св зи, оказываетс равным коду, выведенному из блока пам ти 13. Ори этом на выходах блоков 9, 10 и. 11 и блока 15 никаких сигнгшов не 3)ормируетс ,- В этой ситуации на командных выходах блока 12 формируетс сигнал, отпирающий элемент И 17, в результате чего, адресный код, прин тый в данном такте из л нии 2 св зи, Г1оступает-из первой чёйки блока 8 через первый выход на адрес;ный вход блока 13; сигнал, поступающий на вход считывани 13, в результате чего с выхода этого блока в очередном такте считываетс код, прием которого из линии 2 св зи ожидаетс ; сигналы, удерживающие в пре-, делах очередного такта в закрытом состо нии элементьа И 16, 18, 19, 20, 21 и 24 и в открытом состо нии элементы И 22 и i3, . , . . Таким образом работа,устройства рсуществл етс до тех пор, пока сохран етс идентичность цикла адресных кодов по линий 2 св зипредыдущему циклу. : . При ЭТОМ никаких сигналов на вхой блока 14 оконечного преобразовани не поступает.-. -В процессе работы систёмы могут возника -ь следующие ситуации, вызывающие измерени в составе очередного цикла:
отключение ot линии 2 св зи одного или нескольких периферийных устptiftCTS 1;
подключение к линии 2 св зи одного или нескЬльких периферийных устройств 1, отключенных ранее;
отказ периферийного устройства 1, выражающийс в том, что оно пройолжает формировать свой адресный код после того, как он е5ыл передан по линии Св зи;
поступление сигнала на вход одного из периферийных устройств 1 об изменении состо ни контролируемого объекта. ,
Возникновение первой ситуаций
означает, что в некотором такте
код, прин тый из .линии 2 св зи оказываетс меньше кода, прием которого ожидаетс , В этом случае В-конце такта блоком 9 вырабатываетс сигнал о неравенстве прин того и ожидаемого кодов, поступающий на вход блока 12. Блоками 10 и 11 и
блоком 15 йикаких сигналов на их выходах по-прежнему не формируетс ,. При блоком 12 на его командных выходах формируютс : сигнал, отпирающий элемент И Гб, в результате чего, код, прин тый в предвадущем. такте, постула ет из второй чейки блока 8 черезвторой выход на адресный вход блока 13; сигнал, отпирающий элемент И 19; -сигнал, поступающий на вход считывани блока 13, в ре- . зультате чего,, код, прием которого ожидаетс в данном.такте, поступает на адресный вход блрка 14; сиг.нал, отпираюЩий элемент riI9f, в результате чего, код, прин тый в данном такте из линии 2 св зи, -поступает из первой чейки блока 8 через э.ле- мент И 19 в блок 13; сигнал, поступающий на вход записи .блока 13, в результате чего в чейку с номером, равным коду, прин тому из линии 2
св зи в предыдущем такте, запИсывае .тс код, .прин тый в данном такте, ;
На выходе блока 12 формируетс сигнал, лоступающйй на признаковый . вход блока 14 и идентифицирующий факт откЛ очёни от линии 2 св зи периферийного устройства I, адресный код которого введен в блок 14, Этот, блок осуществл ет индикацию прин тых им сигналов. . Таки .м в результате.выполнени /операций , адресный код отключившегос от линии св зи периферийного устройства 1 вычеркиваетс из
.списка, заложенного в блоке 13. .
. Далее на командных выходах блока-, 12 формируютс .сигналы, аналогичные
.случаю,. когда изменений в цикле, не обнаружено, и работа устройства прО
лолжаетс описанным выйе образом.
8
737941
Возникновение второй ситуации означает, что в некотором такте, код, прин тый из линии 2 св зи, оказываетс больше кода, прием которого ожидаетс , но меньше кода, прин того в предыдущем такте, В этом случае в конце такта блоком 5 вьфабатываетс сигнал о неравенстве прин того и ожидаемого кодов, а :блоком 10 формируетс сигнал о превышении прин тым кодом величины . ожидаемого кода. Блоки 11 и 15 никаких сигналов на своих выходах по-прежнему не формируют. В результате блоком 12 на его командных выходах формируютс следующие сигналы: путем последовательного отпирани элементов.И J6 и 18 и подачи сигнала на вход считывани блока 13 осуществл етс подача на его адресный вход кода, прием которого ожидаетс в данном такте; путем оттгарани элемента И 17 и подачи сигнала навход записи блока 13 осуществл етс запись этого кс в чейку с номером, равным коду, прин тому в данном такте; путем отпирани элементов И 16 и 19 и подачи сигнала . на вход записи блока 13 осуществл етс запись кода, прин того в данном такте, и, наконец, путем отпирани элемента И 20, осуществл етс передача кода, прин того в данном такте, на адресный вход блока 14,. . .
Одновременно, на выходе блока 12 формируётс сигнал, поступающий на признаковый вход блока 14 и идентифицирующий факт подключени к линии 2 св зи периферийного устройства 1, адресный код которого был введен в блок 14. ,
Таким образом, в результате выполнени перечисленных операций осуществл етс исключение вно.вь подключившегос к .линии 2 св зи периферийного устройства 1 в список, содержащийс в блоке 13. .
Возникновение третьей ситуации означает, что в некотором такте, код, прин тый из линии 2 св зи, оказывэ тс больше кода, прием которого ожидаетс в данном такте, и кода, прин того в предыдущем такте. В этом случае в конце такта блоком вырабатываетс сигнал о неравенстве прин того и ожидаемого кодов, а блоками 10 и 11 формируютс сигналы о превышении величины прин того кода над кодами, прием которого о жийаётс и прин того в предыдущем такте,
Блоком 12 при этом й:а его командлных выходах формируетс сигнал, поспающий на управл ющий вход блока 8 вызывающий в нем восстановление содержимого первой и второй чеек, прествующего началу данного такта, после чего осуществл етс формирование сигнала в той же последовательности , что и в случае полного совпадени прин тых кодов. На выходе блока 12 формируетс также сигнал, поступающий на признаковый вход блока 14 и идентифицирующий возникновение отказной ситуации в системе.
Если в очередном такте ситуаци повтор етс , периферийное устройство 1, дваждрл подр д передавшее свой адресный код, полностью самоотключаетс , и работа системы продолжаетс описанным выше образом, а факт отключени этого устройства регистрируетс способом, рассмотренным при описании работы системы в первой ситуации,
В четвертой ситуации, при поступлении на вход какого-либо периферийного устройства 1 сигнала об изменении срсто ни контролируемого объекта, этим устройством формируетс сообщение стандартного формата, содержащее код-идентификатор начала сообщени , состо щий из одних единичных символов,- адрейный код этого устройства, код, несущий информацию об изменении состо ни контролируемого объекта.
При этом код-индентификатор начала сообщени передаетс по линии 2 св зи в устройство 3,где вписываетс в первую чейку блока 8 и вызывает к концу Такта по вление на выходе блока 15 сигнала, по которому блок 12 формирует сигнал, запирающий до конца передачи сообщени элемент И 23 и прекращающий поступление в линию 2 св зи через блок 5 синфазирующих импульсов, что исключает формирование адресных кодов всеми периферийными устройствами 1 во врем передачи сообщени и, следовательно , искажение этого сообщени aдpecньuvш кодами других периферийных устройств 1; сигнал, запирающий элемент И 22, прекращающий поступление на вход блока 8 синхроимпульсов; сигнал вызывающий восстановление в . блоке 8 содержимого первой и второй чеек, предшествующего началу передачи сообщени ; сигнал, отпирающий элемент 24, в результате чего прин тое сообще1 ие поступает на блок 14,.
На выходе блока 14 формируетс также сигнал, поступающий на признаковый вход блока 14 и индентифицйрующий факт приема сообщени от периферийного устройства 1, адресный код которого содержитс в составе прин того сообщени .
По окончании приёма сообщени , фиксируемого блоком 12по числу поступающих на его управл ющий вход синфазирующих импульсов, на команд- , ных выходах этого блока восстанавлиВёнотс сигналы, обеспечивающие дальнейшую работу системы в режиме совпадени циклов.
Таким образом, устройство погвол ет организовать длительность цикла oripoba периферийных устройств 1 пропорциональную числу этих устро.йств, фактически подключенных к линии св зи , что обеспечивает повышение его быстродействи .
Claims (2)
1.Билкк Р.В. и др. Бесконтактные элементы и системы телемеханики. М., Наука , 1964.
2.Авторское свидетельство СССР №484546, кл. G 08 (J 19/28, 1974 (прототип).: .
fi
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772553981A SU737941A1 (ru) | 1977-12-13 | 1977-12-13 | Устройство дл ввода информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772553981A SU737941A1 (ru) | 1977-12-13 | 1977-12-13 | Устройство дл ввода информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU737941A1 true SU737941A1 (ru) | 1980-05-30 |
Family
ID=20737585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772553981A SU737941A1 (ru) | 1977-12-13 | 1977-12-13 | Устройство дл ввода информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU737941A1 (ru) |
-
1977
- 1977-12-13 SU SU772553981A patent/SU737941A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1357028A (en) | Data exchanges system | |
US3793488A (en) | Data communication system with addressable terminals | |
US3396239A (en) | Signal converting system for startstop telegraph signals | |
US4054950A (en) | Apparatus for detecting a preamble in a bi-phase data recovery system | |
SU737941A1 (ru) | Устройство дл ввода информации | |
US3719930A (en) | One-bit data transmission system | |
GB1533671A (en) | Interface memories | |
JPS61161568A (ja) | 情報伝送方式 | |
SU1003064A1 (ru) | Устройство дл обмена информацией | |
SU1012235A1 (ru) | Устройство дл обмена данными | |
SU1413655A1 (ru) | Устройство передачи информации по волоконно-оптической линии св зи | |
SU553609A1 (ru) | Устройство св зи | |
SU1381523A2 (ru) | Многоканальное устройство дл сопр жени источников информации с вычислительной машиной | |
SU1166124A1 (ru) | Устройство дл сопр жени в многотерминальной вычислительной системе | |
SU1259506A1 (ru) | Стартстопное приемное устройство | |
SU1001070A1 (ru) | Система дл обмена данными между информационными процессорами | |
SU1307461A1 (ru) | Устройство дл сопр жени двух вычислительных машин | |
SU1437873A1 (ru) | Устройство дл параллельной записи информации в две ЭВМ | |
SU1596477A1 (ru) | Устройство дл приема биимпульсных сигналов | |
RU1774340C (ru) | Устройство дл сопр жени ЭВМ с терминалами | |
SU1441404A2 (ru) | Устройство дл контрол цифровых объектов | |
SU1354194A1 (ru) | Сигнатурный анализатор | |
SU1633284A1 (ru) | Устройство дл регистрации команд в резервированной системе управлени | |
SU879807A2 (ru) | Оконечное телеграфное передающее устройство | |
SU868741A1 (ru) | Устройство дл сопр жени двух цифровых вычислительных машин |