SU711574A1

SU711574A1 - Device for handling calls to rapid-access storage

Info

Publication number: SU711574A1
Application number: SU772527156A
Authority: SU
Inventors: Анатолий Анатольевич Мячев
Original assignee: Институт Электронных Управляющих Машин
Priority date: 1977-09-15
Filing date: 1977-09-15
Publication date: 1980-01-25

Description

Изобретение относится к области вычислительной техники, в частноети, к устройствам для обслуживания запросов и может быть использовано _ в качестве приоритетного устройства. ^эИзвестно устройство для обслуживания запросов к оперативной памяти, содержащее регистры, дешифраторы, регистры молки, схемы совпадения, регистры динамического приоритета, ^υформирователи сигналов разрешения конфликтов, триггеры управдрния, входные и выходные вентили, элементы И, ИЛИ, задержки и дифференцирующие, схемы [1]. ¹⁵ The invention relates to the field of computing, in particular, to devices for servicing requests and can be used _ as a priority device. ^e. A device is known for servicing queries to RAM, which contains registers, decoders, milk registers, matching schemes, dynamic priority registers, ^υ conflict resolution signal generators, control triggers, input and output gates, AND, OR elements, delays and differentiators, circuits [ 1]. ^fifteen

Недостаток устройства состоит в том, что оно требует повышенных затрат оборудования.The disadvantage of this device is that it requires increased equipment costs.

Наиболее близким к изобретению „ по технической сущности и достигаемому результату является устройство для обслуживания запросов к оперативной памяти, содержащее регистр внепроцессорных запросов, регистр запросов на прерывание, регистр запросов процессора, схему сравнения, схему управления, схемы выдачи., причем выходы ребистров приоритета подключены ко входам соответствующих схем выдачи и схемы сравнения; вы ходы которой подключены через схемы выдачи к линиям связи с периферийными абонентами, управляющие входа всех регистров и схем подключены к соответствующим выходам схемы управления [ 2] .Closest to the invention, the technical essence and the achieved result is a device for servicing RAM requests, containing an off-processor request register, an interrupt request register, a processor request register, a comparison circuit, a control circuit, and output circuits. Moreover, the outputs of the priority ribs are connected to the inputs of the respective output circuits and comparison circuits; the outputs of which are connected via delivery circuits to communication lines with peripheral subscribers, the control inputs of all registers and circuits are connected to the corresponding outputs of the control circuit [2].

Недостаток устройства состоит в том, что оно не позволяет предоставлять приоритет запросам процессора при обслуживании запросов периферийных абонентов, обслуживание которых может быть задержано. Это приводит к тому, что устройство обладает ограниченными функциональными возможностями.The disadvantage of this device is that it does not allow priority to be given to processor requests when servicing requests from peripheral subscribers, whose service may be delayed. This leads to the fact that the device has limited functionality.

Цель изобретения — расширение функциональных возможностей за счет обеспечения переменной дисциплины обслуживания запросов процессора.The purpose of the invention is the expansion of functionality by providing a variable discipline for servicing processor requests.

Поставленная цель достигается тем, что в-устройство для обслуживания запросов к оперативной памяти, содержащее первый, второй и третий регистры, первые входы которых являются соответственно первым, вторым и третьим входами устройства, первый, второй и третий элементы И, выходы которых являются соответственно первым, вторым и третьим выходами устройства, блок управления,' первый выход которого соединен с первыми входами первого, второго и третьего элементов И, схему сравнения, первый и второй выходы которой соединены· со вторыми входами соответственно первого и второго элементов И, первый элемент НЕ, выход которого соединен с первыми входами ''четвертого и пятого.элементов И, причем выходы первого и второго регистров соединены со вторыми входами соответственно четвертого и пятого элементов И, третьи входы которых соединены со вторым выходом блока управления, третий выход блока управления соединен со вторыми входами первого, второго и третьего регистров, выход третьего регистра соединен со входом первого элемента НЕ и со вторым входом третьего элемента И введены шестой, седьмой и восьмой элементы И, второй и третий элементы НЕ, элемент ИЛИ-НЕ, четвертый регистр, причем выход четвертого регистра соединен с первым входом шестого элемента И, и через второй элемент НЕ — с первыми входами седьмого и восьмого элементов И, выходы которых соединены соответственно с первым и вторым входами схемы сравнения, первый выход четвертого элемента И соединен с третьим входом схемы сравне- . ния и через третий элемент НЕ с первым входом элемента ИЛИ—НЕ, второй вход и выход' которого соединены соответственно с выходом первого элемента НЕ^ и со вторым входом шестого элемента И, третий вход которого и первый вход четвертого регистра соединены соответственно с первым и третьим выходами блока управления, второй выход четвертого и выход пятого элементов Й соединены со вторыми входами соответственно седьмого и восьмого элементов И, а второй вход четвертого регистра и выход шестого элемента И являются соответственно четвертым входом и четвертым выходом устройства.This goal is achieved by the fact that in-device for servicing queries to RAM, containing the first, second and third registers, the first inputs of which are respectively the first, second and third inputs of the device, the first, second and third elements And, the outputs of which are respectively the first , the second and third outputs of the device, the control unit, the first output of which is connected to the first inputs of the first, second and third elements AND, a comparison circuit, the first and second outputs of which are connected · with the second inputs with Responsibly the first and second elements AND, the first element NOT, the output of which is connected to the first inputs of the fourth and fifth elements I. And the outputs of the first and second registers are connected to the second inputs of the fourth and fifth elements of And, the third inputs of which are connected to the second output control unit, the third output of the control unit is connected to the second inputs of the first, second and third registers, the output of the third register is connected to the input of the first element NOT and to the second input of the third element AND the sixth are entered, with the second and eighth elements AND, the second and third elements NOT, the OR-NOT element, the fourth register, the fourth register output connected to the first input of the sixth AND element, and through the second element NOT to the first inputs of the seventh and eighth AND elements, the outputs of which are connected respectively, with the first and second inputs of the comparison circuit, the first output of the fourth AND element is connected to the third input of the circuit. and through the third element NOT with the first input of the OR-NOT element, the second input and output of which are connected respectively to the output of the first element NOT ^ and to the second input of the sixth element AND, the third input of which and the first input of the fourth register are connected respectively to the first and third the outputs of the control unit, the second output of the fourth and the output of the fifth elements соедин are connected to the second inputs of the seventh and eighth elements And, respectively, and the second input of the fourth register and the output of the sixth element And are the fourth input, respectively m and fourth output device.

Структурная схема устройства представлена на чертеже.The block diagram of the device shown in the drawing.

. Устройство для обслуживания запросов к оперативной памяти содержит регистры 1-4, элементы И 5-8, блок управления 9, элементы И 10,11, .элементы НЕ 12,13, элементы И 14,15, элемент НЕ 16, схему сравнения 17, элемент ИЛИ-НЕ 18, входы 19-22, выходы 23-26.. The device for servicing queries to RAM contains registers 1-4, elements AND 5-8, control unit 9, elements AND 10.11, elements NOT 12.13, elements AND 14.15, element NOT 16, comparison circuit 17, element OR NOT 18, inputs 19-22, outputs 23-26.

Регистр 1 используется для хранения запросов процессора различного приоритета, обычно в порядке убывания приоритетов следующим образом: контроля и диагностики, записи резуль тата, выборки операндов, выборки команды.Register 1 is used to store processor requests of various priorities, usually in descending order of priorities, as follows: monitoring and diagnostics, recording results, selecting operands, fetching instructions.

Регистр 2 служит для хранения запросов на прерывание процессора от периферийных абонентов.Register 2 is used to store requests for processor interruption from peripheral subscribers.

Регистр 3 хранит запросы по внепроцессорному доступу к памяти от периферийных абонентов, которые имеют наивысший приоритет среди всех запросов.Register 3 stores requests for non-processor access to memory from peripheral subscribers who have the highest priority among all requests.

Регистр 4 служит для хранения непроцессорных запросов от периферийных абонентов, которые могут иметь низкий приоритет по сравнению со вс©мизапросами процессора к памяти за исключением запросов выборки команды.Register 4 is used to store non-processor requests from peripheral subscribers, which may have a low priority compared to all processor processor’s memory requests, with the exception of command fetch requests.

Устройство работает следующим образом.The device operates as follows.

При наличии запроса в регистре 3 через элемент НЕ 12 блокирует прохождение запросов с выхода регистров 1 и 2, и через элемент ИЛИ-НЕ .18 — выдача 'запросов из регистра 4 через элемент И 8. По сигналу с первого выхода блока управления 9 сигналы разрешения доступа к памяти с выхода регистра 3 через элемент И 7 и выход 25 поступают к периферийному абоненту, имеющему запрос с наивысшим приоритетом. После обслуживания памятью данный периферийный абонент снимает запрос со входа 21.If there is a request in register 3 through the element NOT 12 blocks the passage of requests from the output of registers 1 and 2, and through the element OR-NOT. 18 - the issuance of 'requests from register 4 through the element And 8. Upon a signal from the first output of the control unit 9, permission signals access to memory from the output of register 3 through the element And 7 and the output 25 go to the peripheral subscriber having a request with the highest priority. After servicing with memory, this peripheral subscriber removes the request from input 21.

При отсутствии запросов в регистре 3 запросы регистра 1 (за исключением запроса выборки команды) имеют приоритет относительно 'запросов регистра 4. Поэтому сигнал с первого выхода элемента И 10 через элемент НЕ 16 и элемент ИЛИ-НЕ 18 блокируют выдачу запросов из регистра 4 через элемент И 8,If there are no queries in register 3, queries of register 1 (with the exception of a query for selecting a command) take precedence over 'queries of register 4. Therefore, the signal from the first output of AND 10 through element NOT 16 and OR-NOT 18 block the issuance of requests from register 4 through element And 8,

Запросы регистра 4 имеют приоритет перед запросами регистра 2, которые идентифицируют запросы на прерывание .Поэтому через элемент НЕ 13 сигналы с выхода регистра 4 блокируют на элементе И 15 выдачу запросов с регистра 2, и на элементе И 14 — запроса выборки команды со второго выхода элемента И 10.The requests of register 4 take precedence over the requests of register 2, which identify interrupt requests. Therefore, through the element NOT 13, the signals from the output of register 4 block the output of requests from register 2 on the element 15 and on the element 14 the request for fetching a command from the second output of the element And 10.

В зависимос'ти от взаимного приоритета запросов регистра 1 и 2 на схеме сравнения 17 осуществляется их сравнение. Запросы с наивысшим приоритетом с выхода схемы сравнения 17 (первого или второго) через соответствующий элемент И (5 или 6) поступает либо на выход 23 (в процессор), либо на’ выход 24 (к периферийному абоненту) .Depending on the mutual priority of the requests of register 1 and 2 in the comparison scheme 17, they are compared. Requests with the highest priority from the output of the comparison circuit 17 (first or second) through the corresponding AND element (5 or 6) are either sent to output 23 (to the processor) or to ’output 24 (to the peripheral subscriber).

Таким образом, изобретение позволяет блокировать запросы абонентов при одновременном появлении внепроцессорных низкоприоритетных запросов от периферийных абонентов и запросов от процессора, что обеспечивает расширение функциональных возможностей.Thus, the invention allows to block subscriber requests while the occurrence of off-processor low priority requests from peripheral subscribers and requests from the processor, which provides enhanced functionality.

При этом уменьшается среднее время выполнения команд процессора, что обеспечивает увеличение .•производительности процессора и системы в целом.At the same time, the average execution time of processor instructions is reduced, which provides an increase in: • processor and system performance in general.

Изобретение особенно эффективно использовать в электронно-вычислительных машинах (ЭВМ), соединенные через 5 адаптеры локальной связи с другими ЭВМ в многомашинном комплексе, с высокой интенсивностью запросов синхронного типа к оперативной памяти.The invention is especially effective in electronic computers (computers) connected via 5 local communication adapters to other computers in a multi-machine complex, with a high intensity of synchronous requests to RAM.

Кроме того, реализация предлагаемо- ... го устройства целесообразна в ЭВМ, периферийные абоненты которых используют память асинхронного типа.In addition, the implementation of the proposed device is ... advisable in computers, the peripheral subscribers of which use asynchronous memory.

В сравнении с известным устройством изобретение обеспечивает повышение производительности процессо- ** ра на 5-10% в зависимости от типа ЭВМ и интенсивности внепроцессорных низкоприоритетных запросов.In comparison with the known device, the invention provides an increase in processor performance ** by 5-10%, depending on the type of computer and the intensity of off-processor low-priority requests.

Claims

the output of which is connected to the first inputs of the first, second and third elements AND of the comparison circuit, the first and second outputs of which are connected to the second inputs of the first and second elements AND, the first element, NOT, the output of which is connected to the first inputs of the fourth and fifth And elements, moreover, the outputs of the first and second registers are connected with the second inputs of the fourth and fifth elements, respectively, the third inputs of which are connected to the second output of the control unit, the third output of the control unit is middle with the second inputs The first, second and third registers, the output of the third register is connected to the input of the first element NOT and the sixth, seventh and eighth elements AND, the second and third elements NOT, the OR-NOT element, the fourth register, and the fourth register output connected to the first input of the sixth element I, and through the second element NOT to the first inputs of the seventh and eighth element I, the outputs of which are connected respectively to the first and second inputs of the comparison circuit, the first output of the fourth element I connected to the third m input of the comparison circuit and through the third element NOT to the first input of the element OR NOT the second input and output of which are connected respectively to the output of the first element NOT and to the second input of the sixth element AND, the third input of which and the first input of the fourth register are connected respectively to the first and third the outputs of the control unit, the second output of the fourth and the output of the fifth elements And are connected to the second inputs of the seventh and eighth elements, respectively, and the second input of the fourth register and the output of the sixth element And are respectively venno fourth input and a fourth output device. The block diagram of the device is shown in the drawing. . The device for servicing requests to the main memory contains registers 1-4, elements AND 5-8, control unit 9, elements AND 10.11, NOT elements 12.13, elements AND 14.1, element 16, comparison circuit 17 , element OR NOT 18, inputs 19-22, 23-26. Register 1 is used to store processor requests of a different priority, usually in the order of decreasing priorities as follows: monitoring and diagnostics, recording results, selecting operands, selecting instructions. Register 2 serves to store requests for interruption of the processor from peripheral subscribers. Register 3 stores requests for non-processor memory access from peripheral subscribers, which have the highest priority among all requests. Register 4 is used to store non-processor requests from peripheral subscribers, which may have a low priority compared to requests from the processor to the memory, with the exception of command retrieval requests. The device works as follows. If there is a request in register 3, the NOT 12 element blocks the passage of requests from the output of registers 1 and 2, and the OR-NOT 18 element — issuing requests from register 4 through the AND 8 element. On a signal from the first output of the control unit 9, the access permission signals memory from the output of register 3 through the element And 7 and output 25 are sent to the peripheral subscriber, having a request with the highest priority. After servicing the memory, this peripheral subscriber removes the request from input 21. In the absence of requests in register 3, requests from register 1 (with the exception of the command selection request) have priority relative to requests from register 4. Therefore, the signal from the first output of element 10 through HE 16 and element OR -NOT 18 block issuing requests from register 4 through element 8. 8. Register 4 requests take precedence over register 2 requests that identify interrupt requests. Therefore, through element 13, I block signals from the output of register 4 on the element 15 and issuing requests from the register 2, and on the element 14 and - sampling request command output from the second AND gate 10. Depending on the relative priority of requests register 1 and 2 in Scheme 17 is carried out comparing their comparison. Requests with the highest priority from the output of the comparison circuit 17 (first or second) through the corresponding element And (5 or 6) goes either to output 23 (to the processor) or to output 24 (to the peripheral subscriber). Thus, the invention makes it possible to block subscriber requests while simultaneously receiving non-processor low-priority requests from peripheral subscribers and requests from the processor, which provides enhanced functionality. This reduces the average execution time of processor commands. what provides increase / productivity of the processor and system as a whole. The invention is particularly effective in electronic computers (computers), connected via local communication adapters with other computers in a multi-machine complex, with a high intensity of requests of a synchronous type to the RAM. In addition, the implementation of the proposed device is expedient in computers, peripheral devices. whose subscribers use an asynchronous memory. In comparison with a known device, the invention provides an increase in processor performance by 5-10% depending on the type of computer and the intensity of non-processor low-priority requests. Claims An inventive device for servicing RAM requests containing the first, second and third registers, the first inputs of which are the first, second and third inputs of the device, the first, second and third elements AND, the outputs of which are the first, second and third, respectively the outputs of the device, the control unit, the first output of which is connected to the first inputs of the first, second and third elements And, the comparison circuit, the first and second outputs of which are connected to the second inputs of the first the second element and the first entry, whose output is connected to the first inputs of the fourth and the n th element, and wherein the outputs of the first and. The second registers are connected to the second inputs, respectively, of even the vertical and fifth elements, the third inputs of which are connected to the second output of the control unit, the third output of the control unit is connected to the second inputs of the first, second and third registers, the third register is connected with the first element —NOT and with the second input of the third element I, characterized in that, in order to extend the functionality by providing a variable discipline of service requests of the processor, it contains the sixth, seventh and the eighth elements and, the second and the third elements are NOT, the element OR-NOT, the fourth register, and the output of the fourth register is connected to the first input of the sixth E and And through the second element NOT to the first inputs of the seventh and eighth elements And, the outputs of which are connected respectively to the first and second mile inputs of the comparison circuit, the first output of the fourth element AND is connected to the third input of the equation circuit and through the third element NOT to the first input of the OR OR NOT element, the second input and output of which are connected respectively to the output of the first element H E and with the second input of the sixth element I, the third input of which and the first input of the fourth register are connected respectively to the first and third outputs of the control unit, the second output of the fourth and the output of the fifth elements I are connected to the second inputs of the seventh and eighth elements respectively, and the second input The fourth register and the output of the sixth element And are respectively the fourth input and the fourth output of the device. Sources of information taken into account in the examination 1. USSR author's certificate ,. No. 281901, C. 06 F 9/18, 1970. .

2. US patent, No. 3710324, CL.340-172.5, 1973 (prototype).