KR0176655B1

KR0176655B1 - Arbitration circuit between multiprocessors

Info

Publication number: KR0176655B1
Application number: KR1019960005496A
Authority: KR
Inventors: 박계호
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-03-02
Filing date: 1996-03-02
Publication date: 1999-05-15
Also published as: KR970066918A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

멀티 프로세서 시스템에 관한 것이다.A multiprocessor system.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

잡음이나 글리치 등에 강하여 데이터의 손실 혹은 오동작이 없이 신호를 안정하게 유지하는 프로세서 사이 중재회로를 제공함에 있다.The present invention provides an intermediary circuit between processors that is strong in noise and glitches and keeps signals stable without data loss or malfunction.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

하나의 자원을 액세스하는 멀티(제1∼제n, n≥2) 프로세서들 사이를 중재하는 회로에 있어서, 외부로부터 소정의 리셋신호를 입력하는 단자와, 상기 제1∼제n프로세서에서 사용하는 클럭신호 중 상대적으로 더 빠른 클럭신호를 입력하는 단자와, 상기 제1∼제n프로세서가 각각 액세스를 하도록 하기 위해 외부로부터 제공되는 제1∼제n 액세스신호를 입력하는 단자들과, 상기 제1∼제n프로세서 중 어느 하나에 우선권을 부여하기 위해, 상기 각 단자로부터 리셋신호와 클럭신호와 제1∼제n 액세스신호가 입력되면 미리 설정된 스테이트 머신에 의거 상기 제1∼제n프로세서 각각에 대한 우선권 부여 여부를 나타내는 제1∼제n플래그신호를 발생하는 플래그신호발생부로 구성됨을 특징으로 한다.A circuit for arbitrating between multiple (first to nth, n≥2) processors that access one resource, comprising: a terminal for inputting a predetermined reset signal from an external source, and used by the first to nth processors; A terminal for inputting a clock signal which is relatively faster among clock signals, terminals for inputting first to n-th access signals provided from outside to allow the first to n-th processors to access each other, and the first In order to give priority to any one of the n-th processors, when a reset signal, a clock signal, and a first to n-th access signal are inputted from the respective terminals, the first to n-th processors for each of the first to nth processors are set according to a preset state machine. And a flag signal generator for generating first to n-th flag signals indicating whether to give priority.

4. 발명의 중요한 용도4. Important uses of the invention

프로세서 사이를 중재하는 회로가 잡음이나 글리치에 강하도록 하여 회로의 출력이 안정화되도록 하는 데 사용된다.It is used to stabilize the output of the circuit by making the circuit arbitrating between processors resistant to noise or glitches.

Description

Arbitration circuit between multiprocessors

제1도는 멀티 프로세서 시스템의 구성도.1 is a configuration diagram of a multiprocessor system.

제2도는 종래의 멀티 프로세서 사이 중재회로의 구성도.2 is a block diagram of a conventional multiprocessor arbitration circuit.

제3도는 제2도중 중재회로의 동작 파형도.3 is an operational waveform diagram of an arbitration circuit in FIG. 2;

제4도는 본 발명의 실시예 1에 따른 멀티 프로세서 사이 중재회로의 구성도.4 is a block diagram of an arbitration circuit between multiprocessors according to Embodiment 1 of the present invention.

제5도는 본 발명의 실시예 1에 따른 멀티 프로세서 사이 중재회로를 위한 동작 파형도.5 is an operational waveform diagram for an arbitration circuit between multiprocessors according to Embodiment 1 of the present invention.

제6도는 본 발명의 실시예 2에 따른 멀티 프로세서 사이 중재회로의 구성도.6 is a block diagram of an arbitration circuit between multiprocessors according to Embodiment 2 of the present invention.

제7도는 본 발명의 실시예 2에 따른 멀티 프로세서 사이 중재회로를 위한 동작 파형도.7 is an operational waveform diagram for an arbitration circuit between multiprocessors according to Embodiment 2 of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,12 : 프로세서 13 : 중재회로11,12 processor 13 arbitration circuit

14 : 메모리 15∼18 : 버퍼14: memory 15-18: buffer

G1∼G3 : 낸드게이트 G4∼G8 : 인버터G1 to G3: NAND gate G4 to G8: Inverter

G9∼G11 : 앤드게이트 G12 : 오아게이트G9 to G11: AND gate G12: OA gate

DF : 디플립플롭DF: Deflip Flop

본 발명은 다수의 프로세서를 포함하는 시스템에 있어서 프로세서 사이의 중재를 위한 회로에 관한 것으로, 특히 잡음이나 글리치(glitch) 등에 강하여 데이터의 손실 혹은 오동작이 없이 신호를 안정하게 유지하는 중재회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for arbitration between processors in a system including a plurality of processors. More particularly, the present invention relates to an arbitration circuit that maintains a signal stably without data loss or malfunction due to strong noise or glitch. .

2개 이상의 프로세서가 하나의 자원(memory, device, etc.)을 동시에 액세스(액세스:read, write)할 때는 어느 하나의 프로세서에게만 우선권을 주어 먼저 액세스하게 하고 나머지 다른 프로세서에게는 먼저 프로세서의 액세스가 끝난 후에 제어권을 넘겨주는 중재회로가 필요하다.When two or more processors simultaneously access (read, write) one resource (memory, device, etc.), priority is given to only one processor, and the other processor is accessed first. An arbitration circuit is needed to transfer control later.

통상 2개의 프로세서가 하나의 자원을 액세스할 때 서로가 먼저 액세스하려고 하면 충돌이 일어나 정상적인 처리(processing)를 못하는 경우가 발생할 수 있다.Normally, when two processors access one resource, if they try to access each other first, a collision may occur and normal processing may not be possible.

제1도는 멀티 프로세서 시스템의 구성도로서, 2개의 프로세서로부터 입력되는 소정의 신호에 응답하여 한 프로세서에게 먼저 우선권을 주어 액세스하도록 하고, 이때 다른 프로세서는 기다리게 하여 먼저 선택된 프로세서의 액세스가 끝난 후에 다른 한 프로세서가 액세스를 하도록 한다. 버퍼 15∼18은 물리적으로 충돌이 일어나지 않도록 하기 위해 사용되는 것이다.1 is a schematic diagram of a multiprocessor system, in which a processor is given priority to access one processor in response to a predetermined signal input from two processors, and another processor waits to access another processor after the access of the first processor is completed. Allow the processor to access it. Buffers 15 to 18 are used to prevent physical collisions.

구체적인 예를 들어보면, PC에 장착되어 영상전화기 기능을 하는 보드(board)를 구현하려고 할 때, 제1도에서 제1프로세서 11은 PC가 되고 제2프로세서 12는 타겟(target) 보드의 프로세서가 되어 메모리를 통하여 테이터 등을 주고 받아서 영상전화기의 기능을 수행한다. 즉 PC는 타겟 보드에 대한 전체적인 제어를 하고, 타겟 보드는 Target Board는 수행된 결과나, 요구에 대한 응답 등의 데이터를 메모리를 통해 PC에 전달한다.As a specific example, when trying to implement a board mounted on a PC functioning as a video telephone, in FIG. 1, the first processor 11 becomes a PC and the second processor 12 is a processor of the target board. It sends and receives data through the memory and performs the function of the video phone. That is, the PC controls the target board as a whole, and the target board transfers data such as the result of the execution or the response to the request to the PC through the memory.

제2도는 종래의 멀티 프로세서 사이 중재회로의 구성도로서, 신호 a는 제1도에 도시된 제1프로세서의 액세스신호이고 신호 b는 제2프로세서의 액세스신호이며 두 플래그 flag a와 flag b는 각각의 프로세서 11,12에게 우선권을 부여하는 신호이다. 여기서 신호들은 로우(low)일 때 동작하는 것으로 가정한다.FIG. 2 is a block diagram of a conventional multiprocessor arbitration circuit, in which signal a is an access signal of a first processor and signal b is an access signal of a second processor, and two flags flag a and flag b are respectively. Signal to give priority to the processor 11,12. It is assumed here that the signals operate when low.

제3도는 제2도의 중재회로에서 프로세서 사이 중재를 위해 발생하는 각 파형을 나타낸 것으로서, 동작에 따라 구체적으로 설명하면 다음과 같다. 즉, A1의 경우는 제1프로세서 11만 액세스하는 경우로, 제1플래그 flag a만 액티브되어 우선권이 제1프로세서 11에게 있다. B1의 경우는 제2프로세서 12만 액세스하는 경우로, 제2플래그 flag b가 액티브되어 우선권이 상기 제2프로세서 12에게 있음을 볼 수 있다. C1의 경우는 제1프로세서 11이 먼저 액세스하는 중에 상기 제2프로세서 12가 액세스하는 경우로 제1플래그 flag a가 먼저 액티브되어 액세스를 종료한 후에 제2플래그 flag b가 액티브되는 경우로, 상기 플래그 flag a가 액티브되는 동안 상기 제2프로세서 12는 대기(waiting) 상태가 되어 기다리게 된다. D1의 경우는 제2프로세서 12가 먼저 액세스하는 중에 제1프로세서 11이 액세스하는 경우로, 제2플래그 flag b가 먼저 액티브되어 제어권이 상기 제2프로세서 12에게 있고 액세스를 종료한 후에 제어권이 상기 제1프로세서 11에게로 넘어가는 경우이다. 또한 플래그 a와 플래그 b가 정확하게 일치하지 않는 것은 게이트의 지연 때문이다.FIG. 3 is a diagram illustrating waveforms generated for inter-processor arbitration in the arbitration circuit of FIG. 2. That is, in the case of A1, only the first processor 11 is accessed, and only the first flag flag a is activated, and the priority is given to the first processor 11. In the case of B1, only the second processor 12 is accessed, and it can be seen that the second flag flag b is activated to give priority to the second processor 12. C1 is a case where the second processor 12 accesses while the first processor 11 accesses first, and the first flag flag a is activated first to terminate the access, and then the second flag flag b becomes active. While the flag a is active, the second processor 12 enters a waiting state and waits. In the case of D1, the first processor 11 accesses while the second processor 12 accesses first, and the second flag flag b is activated first so that the control right belongs to the second processor 12 and the control right ends after the access ends. This is the case with 1 processor 11. The inconsistency between the flag a and the flag b is due to the delay of the gate.

결론적으로, 제2도와 같이 게이트(gate)만으로 중재회로를 간단하게 구성 및 제3도와 같이 동작하게 할 수 있지만 게이트들은 잡음이나 글리치 및 게이트의 지연시간 등에 취약하여 데이터의 손실이나 기타 오동작을 일으킬 수 있는 단점이 있다.In conclusion, the arbitration circuit can be easily configured and operated as shown in FIG. 3 using only a gate as shown in FIG. 2, but the gates are vulnerable to noise, glitch, and gate delay time, and may cause data loss or other malfunction. There is a disadvantage.

따라서 본 발명의 목적은 잡음이나 게이트의 지연시간 및 글리치 등에 강하여 데이터의 손실 혹은 오동작이 없이 신호를 안정하게 유지하는 프로세서 사이 중재회로를 제공함에 있다.Accordingly, it is an object of the present invention to provide an arbitration circuit between processors for maintaining a stable signal without loss or malfunction of data due to strong noise, gate delay time, and glitch.

상기한 목적을 달성하기 위한 본 발명은 하나의 자원을 액세스하는 멀티(제1∼제n, n≥2) 프로세서들 사이를 중재하는 회로에 있어서, 외부로부터 소정의 리셋신호를 입력하는 단자와, 상기 제1∼제n프로세서에서 사용하는 클럭신호 중 상대적으로 더 빠른 클럭신호를 입력하는 단자와, 상기 제1∼제n프로세서가 각각 액세스를 하도록 하기 위해 외부로부터 제공되는 제1∼제n 액세스신호를 입력하는 단자들과, 상기 제1∼제n프로세서 중 어느 하나에 우선권을 부여하기 위해, 상기 각 단자로부터 리셋신호와 클럭신호와 제1∼제n 액세스신호가 입력되면 미리 설정된 스테이트 머신에 의거 상기 제1∼제n프로세서 각각에 대한 우선권 부여 여부를 나타내는 제1∼제n플래그신호를 발생하는 플래그신호발생부로 구성됨을 특징으로 한다.According to an aspect of the present invention, there is provided a circuit for arbitrating between multiple (first to nth, n≥2) processors for accessing one resource, comprising: a terminal for inputting a predetermined reset signal from the outside; A terminal for inputting a faster clock signal among clock signals used by the first to nth processors, and first to nth access signals provided from outside to allow the first to nth processors to access each other. In order to give priority to any one of the terminals for inputting a signal and the first to nth processors, a reset signal, a clock signal, and a first to nth access signal are input from each terminal according to a preset state machine. And a flag signal generator for generating first to nth flag signals indicating whether to give priority to each of the first to nth processors.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings. In addition, in the following description, many specific details such as components of specific circuits are shown, which are provided to help a more general understanding of the present invention, and the present invention may be practiced without these specific details. It will be obvious to those skilled in the art. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 발명이 적용되는 멀티 프로세서 시스템의 구성은 전술한 제1도와 동일하다.The configuration of the multi-processor system to which the present invention is applied is the same as that of FIG.

본 실시예에서는 스테이트 머신(state machine)를 이용하여 글리치 등에 강한 회로를 구현한다. 스테이트 머신을 사용하면 디플립플롭과 클럭을 사용하게 되어 클럭의 천이(transition) 구간 이외의 어떤 부분에서 신호에 글리치가 발생하여도 안정하게 신호를 유지할 수 있기 때문이다. 스테이트 머신을 이용한 회로는 PAL(programmable array logic)이나 EPLD(Erasible Programmable Logic Device)로 쉽게 구성할 수가 있다.In this embodiment, a strong circuit is implemented using a state machine. This is because the state machine uses a flip-flop and a clock to keep the signal stable even when glitches occur in any part of the clock except for the transition period. The circuit using a state machine can be easily configured with PAL (programmable array logic) or EPLD (Erasible Programmable Logic Device).

제4도는 본 발명의 실시예 1에 따른 멀티 프로세서 사이 중재회로의 구성도로서, HDL(Hardware Description language)을 이용하고 스테이트 머신을 이용한 구체 회로를 나타낸 것이다. 다음은 스테이트 머신을 이용하여 구성한 2개의 프로세서 사이 중재회로의 HDL이다.4 is a block diagram of a multiprocessor arbitration circuit according to Embodiment 1 of the present invention, which illustrates a specific circuit using a hardware description language (HDL) and using a state machine. The following is an HDL of an arbitration circuit between two processors constructed using a state machine.

상기 테이블에 의해 회로를 구성하게 되면, 후술하는 제5도에 도시한 바와 같은 신호들을 발생하는 부분, 즉 플래그신호발생부와 상태신호발생부 및 액세스신호발생부-실제로 도시하지 않음.- 등을 가진다.When the circuit is constituted by the above table, a portion for generating signals as shown in FIG. 5 to be described later, that is, a flag signal generator, a state signal generator, and an access signal generator, which are not actually shown. Have

제5도는 본 발명의 실시예 1에 따른 멀티 프로세서 사이 중재를 위한 동작 파형도로서, clk는 2개의 프로세서11,12중 빠른 클럭이며, reset는 리셋신호이고, 신호 a는 제1프로세서 11의 액세스신호이며, 신호 b는 제2프로세서 12의 액세스신호이고, 플래그 flag a와 flag b는 각 프로세서에서 우선권을 부여하는 신호이다. 그리고 신호 ss는 상태 s0, s1을 가지는 상태 변수(variable)로 리셋상태 즉 유휴(idle) 상태는 s0로 정의한다.5 is an operation waveform diagram for arbitration between multiprocessors according to Embodiment 1 of the present invention, where clk is a faster clock among two processors 11 and 12, reset is a reset signal, and signal a is an access of the first processor 11 Signal, a signal b is an access signal of the second processor 12, and flags flag a and flag b are signals which give priority to each processor. The signal ss is a state variable having states s0 and s1, and the reset state, that is, the idle state is defined as s0.

A2의 경우는 제1프로세서 11이 액세스하는 경우로, 상태는 S0를 가지게 되고 제1플래그 flag a가 액티브되어 상기 제1프로세서 11은 제1도의 메모리 14를 액세스할 수 있는 권한이 생긴다.In the case of A2, the first processor 11 accesses, the state is S0, and the first flag flag a is activated so that the first processor 11 has the right to access the memory 14 of FIG.

B2의 경우는 제2프로세서 12가 액세스하는 경우로, 상태는 S1을 가지게 되고 제2플래그 flag b가 액티브되어 상기 메모리 14를 액세스할 수 있다.In the case of B2, the second processor 12 accesses the state, and the state is S1, and the second flag flag b is activated to access the memory 14.

C2의 경우는 상기 제1프로세서 11가 자원을 액세스하는 중에 제2프로세서 12가 액세스하는 경우로, 제1플래그 flag a가 액티브되고 제1프로세서 11에게 액세스를 먼저 할 수 있는 권한을 부여하고 제1프로세서 11의 액세스가 종료한 후에 제2프로세서 12에게 액세스할 수 있는 권한을 부여한다.In the case of C2, when the second processor 12 accesses the first processor 11 while accessing the resource, the first flag flag a is activated and the first processor 11 is authorized to access first, and then the first processor 11 is accessed. The access to the second processor 12 is granted after the access of the processor 11 ends.

D2의 경우는 상기 C2의 경우와 반대로 상기 제2프로세서 12가 액세스하는 중에 상기 제1프로세서 11이 액세스하는 경우로, 상기 제2프로세서 12가 액세스하는 중에는 상기 제1프로세서 11에게는 대기를 하도록 하고 상기 제2프로세서 12의 액세스가 종료한 후에 상기 제1프로세서 11에게 액세스할 권한을 부여한다.In the case of D2, the first processor 11 accesses the second processor 12 while the second processor 12 accesses the reverse of the case of C2. The second processor 12 waits for the first processor 11 while the second processor 12 accesses the second processor 12. The access to the first processor 11 is granted after the access of the second processor 12 ends.

결국, 각 상태는 클럭의 상승 에지(edge)에서만 천이하게 되므로 그 이외의 구간에서 글리치등이 발생하여도 플래그신호와 상태신호에 영향을 미치지 않고 그 상태를 유지할 수 있다.As a result, each state changes only at the rising edge of the clock, so that even if glitches occur in other sections, the state can be maintained without affecting the flag signal and the state signal.

제6도는 본 발명의 실시예 2에 따른 멀티 프로세서 사이 중재회로의 구성도이고, 제7도는 본 발명의 실시예 2에 따른 멀티 프로세서 사이 중재를 위한 동작 파형도인데, 전술한 제4도 및 제5도에 의거한 2개의 프로세서 사이 중재와 마찬가지로 3개의 프로세서 사이 중재가 이루어짐을 나타낸다. 다음은 스테이트 머신을 이용하여 구성한 3개의 프로세서 사이 중재회로의 HDL이다.6 is a configuration diagram of an arbitration circuit between multiprocessors according to Embodiment 2 of the present invention, and FIG. 7 is an operation waveform diagram for arbitration between multiprocessors according to Embodiment 2 of the present invention. As with the arbitration between the two processors based on 5 degrees, the arbitration is performed between the three processors. The following is the HDL of the arbitration circuit between three processors constructed using a state machine.

상술한 바와 같은 본 발명은 클럭의 상승에지 이외의 구간에서 잡음이나 글리치가 발생하여도 상태의 변화에 영향을 미치지 않아 회로의 출력이 안정한 장점여도 상태의 추가만으로 간편하게 회로를 구현할 수 있는 장점이 있다.As described above, the present invention does not affect the change of state even if noise or glitches occur in a section other than the rising edge of the clock, and thus the output of the circuit is stable. .

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims

A circuit for arbitrating between multiple (first to nth, n≥2) processors that access one resource, comprising: a terminal for inputting a predetermined reset signal from an external source, and used by the first to nth processors; A terminal for inputting a clock signal which is relatively faster among clock signals, terminals for inputting first to n-th access signals provided from outside to allow the first to n-th processors to access each other, and the first In order to give priority to any one of the n-th processors, when a reset signal, a clock signal, and a first to n-th access signal are inputted from the respective terminals, the first to n-th processors for each of the first to nth processors are set according to a preset state machine. And a flag signal generator for generating first to n-th flag signals indicating whether priority is given.

2. The method of claim 1, wherein when n is 2 (when arbitration between two processors), a transition from any current state to the next state according to the second flag signal and the first and second access signals is determined by the clock signal. Valid only at the rising edge as shown in the following table, wherein the current or next state is a reset state (s0) or active state (s1) characterized in that the circuit.