Изобретение относитс к вычислительной технике, в частности к суммирующим устройствам, и может быть использовано дл построени вычислитель{ ых устройств работа которых основана на принципах Циф рового интегрировани . Оуммирующие устройства широко из вестны. Однако известные устройства либ сложны, либо работают по параллельным или последовательным кодам чисел, что преп тствует их использованию в устройствах цифрового интегрировани , в которых операнды вырабатываютс в число им пульсных (унитарных) кодах l,2|, . Из известных устройств наиболее близким по технической сущности к данному изобретению вл етс суммирующее устро clTBO, содержащее элементы И и ИЛИ и счетный триггер, причем входы первого элемента И подключены ко входам положительных приращений операндов устройства , входы второго элемента И подключены ко входам отрицательных приращений операндов устройства, выход первого эле- ента И соединен с первым входом первого эпе мента ИЛИ, второйвход которого соединен с выходом третьего элемента И, первый вход которого подключен к единичному выходу счетного триггера, вход которого подключен к выходу второго элемента И ЛИ, выход второго элемента И со пинвн с пер&ым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, выходы первого и третьего элементов ИЛИ подключены соответственно к первому и второму выходам устройств а б. Это устройство по потоку приращений первого слагаемого а и потоку приращений второго-слагаемого Ь формирует поток приращений, соответствующий величине . ). Однако указанное устройство вл етс довольно сложным, так как при его построении не достаточно полно использованы принципы суперпозиции логических функций , что, в частности, привело к наличию в устройстве трех логических каналов, уп равл ющих работой четырех трехвходовых элементов И и двух триггеров, которые вл ютс источниками дополнительной информации о младшем двоичном разр де суммы О+Ъ , использовать которую в рамках данного устройства трудно, потому - что дл этого потребовалс бы источник импульса конуса потоков приращений слагаемых о и Ь, поступаюцих через суммирующее устройство на входы реверсивного счетчика, а также дешифратор состо ний триггеров суммирующего устройства и знакового разр да реверсивного счетчика.. Целью изобретени вл етс упрощение устройства и повышение его точности. Дл достижени поставленной цели, уст ройство содержит элемент ИЛИ-НБ, входы которого соединены с выходами перво го,второго в п того элементов И, а выход - с первыми входами шестого и седь мого элементов И, вторые входы которых подключены соответственно к выходам че вертого в п того элементов. ИЛИ, подсоединенным ко входам п того элемента И, входы четвертого элемента ИЛИ подключен ко входам положительных приращений операндов устройства и к первому дополнительному входу устройства, входы п то го элема1та ИЛИ подключены ко входам отрицательных приращений операндов устройства и ко второму дополнительному входу устройства, нулевой выход счетного триггера подключен к первому входу четвертого элемента И, второй вход кото рого соединен с выходом седьмого элеме та И, второй вход третьего элемента И соединен с выходом шестого элемента И, выходы шестого и седьмого элементов И подключены ко входам второго элемента ИЛИ. Дл по снени сущности изобретени на чертеже приведена схема суммирующего устройства, содержаща семь двухвходовых элементов И 1, 2, 3, 4, 5, 6 и 7, три двухвходовых 8, ЭиЮидва трехвходоБых 11 и 12 элементов ИЛИ, трехвходовый элемент ИЛИ-НЕ 13, счетный триггер 14, входы 15 и 16 полоаштельных приращений первого и второго слагаемых, соеданенные соответственно с первыми и вторыми входами элементов 1 и 11, входы 17 и 18 отрицательных приращений первого и второго слагаемых, соответственно соединенные с первыми и вторыми входами элементов 2 и 12, дополнительные входы 19 и 20, характериз кхцие смену знака суммы соответственно с - на + и с + на - (выходы задержанных импульсов переполнени реверсивного счетчика суммы первого и второго слагаемых) и подключенные соответственно к третьему входу элемента 11 и третьему входу элемента 12, при этом выход элемента 1 соединен с первыми входами элементов 8 и 13, выход элемента 2 соединен с первым входом элемента 9 и третьим входом элемента 13, второй вход которого через элемент 7 св зан с выходом элемента 11, подключенным к первому входу элемента 3, и с выходом элемента 12, подключенным к первому входу элемента 4, второй вход которого соединен со вторым входом элемента 3 и подключен к выходу элемента 13, выход элемента 3 соединен с первым входом элемента 5 и одним из входов элемента 10, другой вход которого соединен свыходом элемента 4, подключенным к первому входу элемента б, второй вход элемента 5 соединен с пр мым выходом, а второй вход элемента .6 с инверсным выходом триггера 14, счетный вход которого подключен к выходу элемента 10, причем выход элемента 6 подключен ко второму входу элемента 8, а выход элемента 6 - ко второму входу элемента 9, выход элемента 8 соединен с выходом 21 положительных приращений, а выход элемента 9 - с выходом 22 отрицательных приращений суммы слагаемых. Устройство работает следующим образом . На входы 15-fl8 поступают суммируемые величины (приращени ). Дл кодировани приращений используетс тернарный способ, т.е. приращение передаетс по двум каналам. Один канал служит дл передачи положительных приращений, второй - отрицательных . На вход 15 и вход 17 поступают соответственно положительное и отрицательное приращени первого слагаемого а а на вход 16 и вход 18 - положительное и отрицательное приращени второго слагаемого Ь. Приращени слагаемых на входах устройства представлены в виде последовательностей импульсов. Причем одновременное по вление приращеНИИ (импульсов) на входах 15 и 17 или входах 16 и 18 невозможно. Так как описываемое устройство обычно работает на реверсивный счетчик, то на вход 19 (20) устройства поступает задержанный импульс переполнени реверсивного счетчика, характеризующий смену знака суммы, соответствующей переходу его состо ни -О в +0 С+О в -О).При отсутствии на входах 15-18 устройства импульсов приршцений с выходов элементов I7l2 снимаютс сигналы логи- ческих нулей, а с выхода элемента 13 - сигнал логической единицы, активизирующий по вторым входам элементы И 3 и 4. При этом триггер 14 активизирует по второму входу элемент И 5 и запрещает по одноименному входу элемент И 6, если он находитс в единичном состо нии, и наоборот - если находитс в нулевом состо нии. Пусть на входы устройства одновременно поступают положительное приращение одного из слагаемых и отрицательное приращение другого слагаемого, т.е. на входах 15 и 18 или входах 16 и 17 одновременно возникают импульсы. Тогда эти импульсы одновременно 1ЮЯВЯТСЯ на выходах элементов ИЛИ 11 и 12, подклю ченных ко входам элемента И 7. На выходе элемента И 7 вырабатываетс импульс , который через элемент ИЛИ-НЕ 13 запретит по вторым входам работу элемен та И 3 и 4. Поэтому на выходах 21 и 22 импульсы не вырабатываютс . Пусть на входы 15 и 16 (17 и 18) одновременно поступают положительные (отрицательные) приращени слагаемых а и Ъ. Тогда на выходах элементов .И 1 и ИЛИ 11 (И 2 и ИЛИ 12) одновре менно будут выработаны импульсы. Импульс с выхода элемента И 1 (И 2) через элемент ИЛИ-НЕ 13 запретит по вто рымвходам элементы И 3 и 4 и поступит через элемент ИЛИ 8 (ИЛИ 9) с выхода 21 положительного (22 отрицательного), приращени суммы на суммирующий (вычитающий ) вход реверсивного счетчика, на которь1й работает описываемое устройство . При этом, если реверсивный счетчик в этот момент находитс в состо нии -О (+0), то на его выходе, подключенном к входу 19 (20), будет вьфаботан задержанный импульс переполнени импульса на вход 19 (2О) устройства. на его других входах импульсы будут отсутствовать и реверсивный счетчик уста- носитс в состо ние +0 (-О). Импульс со входа 19 (2О) поступает, через элемент ИЛИ 11 (ИЛИ 12) на пер вый вход элемента И 3 (И 4). Так как по вторым входам элементы И 3 и 4 раз решены сигналом логической единицы,- вы рабатываемым элементом ИЛИ-НЕ, то на выходе элемента ИЗ (И 4) по витс им- пульс, поступающий через элемент ИЛИ 10 на счетный вход триггера 14, При этом, если триггер 14 находитс в единичи (нулевом) состо нии, то он разреша- ет по второму входу элемента И 5 (И б), на первый вход которого с выхода элемента И 3 (И 4) поступает импульс, который поступит через элемент ИЛИ 8 (ИЛИ 9) с выхода 21 положительного (22 отрицательного ) приращени суммы на суммиру ющий (вычитающий) вход реверсивного счетчика. После окончани этого импуль- с.а реверсивный счетчик перейдет в состоние (-1), а-триггер 14 устаноитс в О (1), А если триггер 14 находитс в нулевом (единичном) состо нии , то реверсивный счетчик остаетс в состо нии О (-О) в триггер 14 усггановитс в состо ние 1 (О). Таким образом на выходе 21 устройства формируетс поток положительных, а на выходе 22 - поток отрицательных приращений величины 1/2 (а +Ь). Кроме того, при поступлении потоков прироце- НИИ слагаемых О и b через предлагаемое устройство на реверсивный счетчик , триггер 14 вырабатывает младший двоичный разр д суммы (Qvb ). Причем легко показать, что если на входы 19 и 20 устройства не подавать импульсы обратных св зей, то оно (как и прототип) будет вырабатывать величину 1/2-(а+Ъ) с методической погрешностью в 1 квант (соответствующий одному импульсу положительного или отрицателького приращени слагаемого). Технико-экономическа эффективность изобретени заключаетс в том, что предложенное суммирующее устройство проще прототипа (действительно, если прототип содержит 18 комбинационных логических элементов и два триггера, то предлагаемое устройство содержит 13 комбинационных элементов и один триггер) и имеет повышенную точность, так как кроме тернарного кода суммы двух слагаемых оно вырабатывает младщий даoичный разр д суммы этих слагаемых, поступающих на устройство тернарных кодов. При этом учитыва , что вес импульса выходного тернарного кода суммы в два раза больше веса младщего двоичного разр да суммы, то использование, изобретени позволит повысить в два раза точность вычислени суммы и, следовательно, точность устройств, в. котором оно будет использоватьс .The invention relates to computing, in particular, to summing devices, and can be used to build a calculator {s devices whose operation is based on the principles of Digital Integration. Summing devices are widely known. However, the known devices are complex, or they operate on parallel or sequential codes of numbers, which prevents their use in digital integration devices, in which operands are generated as pulsed (unitary) codes l, 2 |,. Of the known devices, the closest to the technical essence of this invention is the clTBO summing arrangement containing AND and OR elements and a counting trigger, with the inputs of the first element AND connected to the inputs of the positive increments of the device operands, the inputs of the second element AND connected to the inputs of the negative increments of the device operands , the output of the first element I is connected to the first input of the first episode OR, the second input of which is connected to the output of the third element I, the first input of which is connected to the unit one counting trigger whose input is connected to the output of the second element AND LI, the output of the second element AND with a pin with the first & third input of the third element OR, the second input of which is connected to the output of the fourth element AND, the outputs of the first and third elements OR are connected respectively to the first and second output devices a b. This device along the stream of increments of the first term a and the stream of increments of the second term of the L forms an incremental stream corresponding to the value. ). However, this device is rather complicated, since its construction did not fully use the principles of the superposition of logical functions, which, in particular, led to the presence of three logical channels in the device, controlling the operation of four three-input elements And two triggers, which are Sources of additional information about the low-order binary bit of the sum O + b, which is difficult to use within the framework of this device, because it would require an impulse source of the cone of the streams of increments the terms o and b, coming through the summing device to the inputs of the reversible counter, as well as the decoder of the states of the triggers of the summing device and the sign bit of the reversing counter. The purpose of the invention is to simplify the device and improve its accuracy. To achieve this goal, the device contains an OR-NB element, the inputs of which are connected to the outputs of the first, second and fifth elements AND, and the output with the first inputs of the sixth and seventh elements AND, the second inputs of which are connected respectively to the outputs of the fourth in the fifth item. OR connected to the inputs of the fifth element AND, the inputs of the fourth element OR connected to the inputs of the positive increments of the device operands and to the first auxiliary input of the device, the inputs of the fifth element OR of the device’s operands and to the second additional input of the device, zero output the counting trigger is connected to the first input of the fourth element And, the second input of which is connected to the output of the seventh element And, the second input of the third element And is connected to the output of the sixth elec cient And, the outputs of the sixth and seventh AND gates are connected to the inputs of the second OR gate. In order to clarify the invention, the drawing shows a diagram of a summing device comprising seven two-input elements AND 1, 2, 3, 4, 5, 6 and 7, three two-input 8, and three three-input 11 and 12 elements OR, a three-input element OR-HE 13, the counting trigger 14, the inputs 15 and 16 of the polotashtelnyh increments of the first and second components, respectively, connected with the first and second inputs of elements 1 and 11, the inputs 17 and 18 negative increments of the first and second components, respectively, connected to the first and second inputs of elements 2 and 12, additional inputs 19 and 20, characterizing the change of the sum sign of the sum from - to + and from + to - (outputs of the delayed overflow pulses of the reversible counter of the sum of the first and second terms) and connected respectively to the third input of the element 11 and the third input of the element 12, while the output element 1 is connected to the first inputs of elements 8 and 13, the output of element 2 is connected to the first input of element 9 and the third input of element 13, the second input of which through element 7 is connected to the output of element 11 connected to the first input of element 3, and to the output of element 12 connected to the first input of element 4, the second input of which is connected to the second input of element 3 and connected to the output of element 13, the output of element 3 is connected to the first input of element 5 and one of the inputs of element 10, the other input of which is connected to the output of element 4 connected to the first input of element b, the second input of element 5 is connected to the direct output, and the second input of element .6 with the inverse output of trigger 14, the counting input of which is connected to the output of element 10, the output of element 6 connected to the second input of element 8, and the output of element 6 - to the second input of element 9, the output of element 8 is connected to the output of 21 positive increments, and the output of element 9 - to the output of 22 negative increments of the sum of the components. The device works as follows. The inputs 15-fl8 receive summable values (increments). For encoding increments, the ternary method is used, i.e. increment is transmitted over two channels. One channel serves to transmit positive increments, the second - negative ones. Input 15 and input 17 receive the positive and negative increments of the first term, respectively, and input 16 and input 18 are the positive and negative increments of the second term b. The increments of the components at the inputs of the device are represented as sequences of pulses. Moreover, the simultaneous occurrence of increments (pulses) at inputs 15 and 17 or inputs 16 and 18 is impossible. Since the described device usually works on a reversible counter, a delayed overflow pulse of a reversing counter is sent to the input 19 (20) of the device, characterizing the change of the sum sign corresponding to the transition of its state –O to +0 C + O to –O). Signals of logical zeros are removed at inputs 15-18 of the device of impulse pulses from the outputs of elements I7l2, and from the output of element 13 - a signal of a logical unit, activating the second inputs elements 3 and 4. At this, trigger 14 activates the second input element 5 and lock up On the input of the same name, element AND 6, if it is in the single state, and vice versa, if it is in the zero state. Let the device’s inputs simultaneously receive a positive increment of one of the addends and a negative increment of the other addend, i.e. At the inputs 15 and 18 or at the inputs 16 and 17, pulses occur simultaneously. Then these pulses simultaneously appear at the outputs of the elements OR 11 and 12 connected to the inputs of the element 7. At the output of the element 7, a pulse is generated which, through the element OR-NOT 13, prohibits the operation of the elements 3 and 4 through the second inputs. outputs 21 and 22 pulses are not generated. Let the inputs 15 and 16 (17 and 18) simultaneously receive positive (negative) increments of the terms a and b. Then, at the outputs of the elements. AND 1 and OR 11 (AND 2 and OR 12), pulses will be generated simultaneously. An impulse from an output of an AND 1 element (AND 2) through an OR-NOT 13 element will prohibit AND 3 and 4 elements from the second inputs and go through the OR element 8 (OR 9) from the output 21 positive (22 negative), the sum increment to the summing (subtracting ) the input of the reversible counter on which the described device works. In this case, if the reversible counter at this moment is in the state -O (+0), then at its output, connected to input 19 (20), a delayed pulse of overflow of the pulse to input 19 (2O) of the device will be output. at its other inputs, the pulses will be absent and the reversible counter will be set to the +0 (-O) state. The impulse from the input 19 (2O) goes through the element OR 11 (OR 12) to the first input of the element AND 3 (AND 4). Since elements 3 and 4 are solved by a logical unit signal by the second inputs, an OR-NOT element being processed, then the output of the element FROM (AND 4) shows a pulse coming through the element OR 10 to the counting input of the trigger 14, In this case, if the trigger 14 is in the unity (zero) state, then it resolves through the second input of the element AND 5 (AND b), to the first input of which from the output of the element And 3 (And 4) the pulse arrives, which will arrive through the element OR 8 (OR 9) from the output of 21 positive (22 negative) increments of the sum to the summing (subtracting) input version counter After the end of this pulse, the reversible counter changes to state (-1), while trigger 14 sets to O (1), and if trigger 14 is in the zero (one) state, then the reversible counter remains in state O (-O) to trigger 14 sets state 1 (O). Thus, at the output 21 of the device a stream of positive is formed, and at the exit 22 a stream of negative increments of 1/2 (a + b) is formed. In addition, when the flows of the institute's O and b components flow through the proposed device to the reversible counter, trigger 14 generates the low-order binary bit of the sum (Qvb). Moreover, it is easy to show that if no feedback pulses are applied to the device inputs 19 and 20, then it (like the prototype) will produce a value of 1 / 2- (a + b) with a methodological error of 1 quantum (corresponding to one positive or negative increment term). The technical and economic efficiency of the invention lies in the fact that the proposed summing device is simpler than the prototype (indeed, if the prototype contains 18 combinational logic elements and two flip-flops, then the proposed device contains 13 combinational elements and one flip-flop) and has increased accuracy, since besides the ternary code the sum of the two terms, it generates the younger bit of the sum of these terms, arriving at the device ternary codes. At the same time, taking into account that the pulse weight of the output ternary code is twice the weight of the younger binary bit of the sum, the use of the invention will double the accuracy of the sum calculation and, therefore, the accuracy of the devices, c. where it will be used.