(54у УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МАЖОРИТАРНЫХ(54y DEVICE FOR CONTROL OF MAJORITY
СХЕМCIRCUIT
; t . Изобретение относитс к рбласти вычи слит ельнрй техники, в частности к устройствам контрол логических схем, и может быть применено дн контрол приборов систем автоматического управлени . Известно устройство дл проверки функционировани логических схем 1, содержащее блок входных и эталонных выходных сигналов, блок контролируё «лх выходов, реаЯйэованный на магазинной пам ти переменного объема, коммутатор, блок сравйени , блоки контрольных регистров со схе ,мами сравнени на нуль, обеспечйваирйЩе поразр дный контроль работы маг зинных пам тей по модулю два подачи последовательности .Bxdjd(Hfioc и этсшонных выходных сигналов теста и последовательности контролируемых выходов, блок индикации неисг равноа ти провер емого устройства, блок ввода, блок управлени , об.есйечивающий начальную установку устройства , осуществление однотактного и циклического режимов проверки, упра лёние вводом данных, анализ состо ни схем сравнени , управление работой блока индикации неиспра нос ти. Указанное устройство .позвол ет провер ть на работоспособность логические схемы, реализующие различного вида булевй функции. Однако на практике часто приходитс сталкиватьс с необходимостью иметь простые устройства, контролирующие схемы, которые описываютс элементарными булевыми функцийми,например, устройства контрол Мажоритарных схем типа из 3-х. - Недостатком этого устройства в л етс его сложность. Наиболее близким к данному по сущности технического решени вл етс устройство дл контрол мажоритарных схем,содержащее генератор тактовых импульсов,соединенный первым выходом с первым входом элемента И,компаратор , вервый выход которого вл етс выходом устройства,входы которого соединены с соответствующими выходами шифратсфа и счетчик импульсов 2 . Недостаток этого устройства заключаетс в низкой достоверности контрол , т.к. выдача сигнала неисправности производитс после однократного анатшза. Целью изобретени вл етс повышение достовер ости контрол . . Поставленна цель достигаетс гем, что в устройство введены реверсивный распределитель, соединенный выходами с соответствующими входа-, ми шифратора, сумматор по модулю два и узел сброса, первый вход которого вл етс управл ющим входом устройства , причем вторые выход и вход генератора тактовых импульсов подклю чены соответственно ко второму входу Компаратора,, соединенному выходом со вторым входом элемента И,и перво му выходу узла сброса,, вторые вхоД и выход которого соединены соответ ствённо с последним выходом и первым входом реверсивного распределител , третьи вход и выход узла сброса подключены соответственно к выходу и первому входу счетчика импульсов, второй вход которого соединен с выходом сумматора по модулю два и йТорым входом реверсивного распределител , третьим входомподключенного к ВЫХОД1У элемента И и первому входу сумматора по модулю два, второй вход которого йодключен К первому выходу генератора тактовы . импульсов, выходы реверсивного расп депител и счетчика импульсов в- . л ютс соответственно выходами У НОРМА и НЕ НОРМА . : На чертеже приведена блок-схема предлагаемого устройства, котора Содержит: генератор 1 тактовых импу сов, компаратор 2, схему 3 И, рёвер сивный распределитель 4, сумматор 5 по модулю два, шифратор б, счетчи .7 импульсов, узел 8 сброса, контролируема мажоритарна схема 9, выходы 10 и 11устройства. Компаратор 2 служит дл сравнени контрольной и контролируемой пЬследбвательности и при совпадении кодов формирует на выходе единицу а при несовпадении кодов - нуль Реверсивный распределитель 4 вьфабатывает пбследоаательность импульсов , котора используетс шифратором б дл формировани контрольного теста. Сумматор 5 сравнивает последовательность генератора 1 и последбВательмость , поступающую со схемы 3 И. В том случае, если схема 3 И закрыта, сумматор 5 вырабатывает сигнал, управл ющий рёв ер сбм распределител 4 и запоминающийс счет чиком импульсов 7. Устройство работает следующим образом. Перед работой устройство должно быть приведено в исходное состо ни Это осуществл етс подачей команды ИСХОДНОЕ на вход устройства сброса. Устройство запускаетс подачей команды ПУСК на генератор 1. Первый тактовый импульс через схем 3 И поступает ма реверсивный распр делитель 4, с первого канала которого шифратором формируетс первый такт тестового набора - включаетс 1-й канал мажоритарной схемы 9. При правильной работе мажоритарна схема 9 не выдает сигнала и компаратор 2 подтверждает открытое состо ние схемы 3 И, сумматор 5 по модулю два закрыт, так как на его обоих входах присутствуют высокие потенциалы как с Генератора 1,так и со схеки З И. Во врем действи второго тактового импульса шифратором б формируетс второй такт теста, при котором включаютс 1 и 2 каналы мажоритарной схемы 9. При этом на ее выходе по вл етс сигнал и компаратор 2 поддерживает схему 3 И в открытом состо нии. Аналогичным образом формируютс последующие такты тестового набора, причем -на 3-ем такте включаетс 2-й канал мажоритарной схемы 9 (соответствует нулю контролируемой последовательности), на 4-м такте включаетс 2-й и 3-й каналы {единица контролируемой последовательности ) , на 5-м такте - 3-й канал (нуль), на 6-м.такте - 1-й и 3-й каналы (единица), на 7-м такте снимаетс сигнал со вхо- .. дов мажоритарной схемы 9 (нуль) формируетс сигнал НОРМА на выходе 10 и включаетс .узеЛ 8 сброса, который приводит устройство в. исходное положение. При неисправной мажоритарной схеме 9 устройство работает следующим образом.. Предположим, например, что имеетс неисправность типа обрыв в 3-м канале мажоритарного устройства 9. На 4-м тактовом импульсе шифратор 6 подает команды на включение 2-го и 3-ГО каналов мажоритарной схема 9, а сигнал на ее выходе будет отсутствовать . На выходе компаратора 2 сигнал акже будет; отсутствовать и схема 3 И будет закрыта. 5 выдает сигнал на второй переключак)1«ий вход распределител счетчик 7 импульсов. Реверсивный распределитель 4 .пёреключаетс на свой третий канал. По истечении 4-го тактового импульса 5-м тактовым импульсом шифратор 6 включит 2-й канал мажоритарной схемы 9, компаратор 2 откроет Схему 3 И, сумматор 5 по модулю два закро-, етс , счетчик 7 запомнит один импульс. Далее будет работать как на 3-м такте нормальной работы. По приходу 6-го тактового импуль-/ са картина вновь повтор етс и счетчик 7 сосчитает, еще один импульс. При трехкратном повторении процесса импульс переполнени счетчи . ; t. The invention relates to the field of computer technology, in particular to control devices of logic circuits, and can be applied to the control devices of automatic control systems. A device for testing the operation of logic circuits 1, containing a block of input and reference output signals, a block controlled by lx outputs detected on a variable-size store memory, a switch, a block of comparison, blocks of control registers with the comparison, zero comparison, provides a smaller reference monitoring the operation of the mag- netic memories modulo two feedings of the sequence .Bxdjd (Hfioc and sshonny output signals of the test and the sequence of controlled outputs, the indication unit of non-equalization of the tested set Alarms, input unit, control unit, general initial setup of the device, implementation of single-cycle and cyclic verification modes, data entry control, analysis of the state of comparison circuits, control of the malfunction indication display unit. The specified device allows you to check for operability logic circuits that implement various types of boolean functions. However, in practice, one often has to deal with the need to have simple devices that control the circuits, which are described by elementary boolean mi functions, for example, control devices Majority schemes of the type 3. - A disadvantage of this device is its complexity. The closest to the essence of the technical solution is a device for controlling majority schemes, which contains a clock pulse generator connected by a first output to the first input of an AND element, a comparator whose first output is a device output whose inputs are connected to corresponding cipher outputs and a pulse counter 2 The disadvantage of this device lies in the low reliability of the control, since a malfunction is issued after a one-time failure. The aim of the invention is to increase the reliability of control. . The goal is achieved by haem, that a reversing distributor connected by outputs to the corresponding inputs of the encoder, modulo two adder and a reset node, the first input of which is the control input of the device, are inserted into the device, and the second output and input of the clock generator are connected corresponding to the second input of the Comparator, connected to the output of the second input of the element I, and to the first output of the resetting unit, the second inputs and output of which are connected according to the last output and the first input of the roar The distribution distributor, the third input and the output of the reset unit are connected respectively to the output and the first input of the pulse counter, the second input of which is connected to the output of the adder modulo two and the third input of the reversing distributor, the third input of the And element to the first input of the modulo two, the second input of which is connected To the first generator output is clock. pulses, the outputs of the reverse depressor and pulse counter in-. These are, respectively, the outputs of the NORM and NOT the NORM. : The drawing shows the block diagram of the proposed device, which contains: 1 clock pulse generator, comparator 2, circuit 3 AND, relay distributor 4, modulator 5 modulo two, encoder b, pulse count .7, reset node 8, controlled majority scheme 9, outputs 10 and 11 devices. Comparator 2 serves to compare the control and controlled parameters and, when the codes coincide, forms a unit at the output and, if the codes do not match, zero Reversible distributor 4 prepares the pulse pattern, which is used by the encoder b to form the control test. Adder 5 compares the sequence of generator 1 and the follow-up received from circuit 3 I. In case circuit 3A is closed, adder 5 produces a signal that controls the output switch of distributor 4 and memorizes the pulse counter 7. The device works as follows. Before operation, the device must be reset in its original state. This is accomplished by issuing a INITIAL command to the input of the reset device. The device is started by issuing a START command to the generator 1. The first clock pulse through circuits 3 And the reversing distributor 4 comes in, from the first channel of which the first beat of the test set is formed by the encoder - the first channel of the majority scheme 9 is activated. generates a signal and comparator 2 confirms the open state of circuit 3 AND, the adder 5 modulo two is closed, since both of its inputs contain high potentials from both Generator 1 and from the W circuit. I. During the second clock cycle pulse encoder used to generate second test cycle at which the incorporated channels 1 and 2 of the majority circuit 9. In this case, its output signal is on, and a comparator circuit supports 2 and 3 in the open state. In a similar way, subsequent test clock ticks are formed, the 2nd channel of the majority scheme 9 (corresponds to zero of the controlled sequence) is switched on on the 3rd cycle, the 2nd and 3rd channels (unit of the controlled sequence) are switched on at the 4th cycle, on the 5th cycle - the 3rd channel (zero), on the 6th cycle - the 1st and 3rd channels (unit); on the 7th cycle, the signal from the inputs of the majority scheme 9 ( zero) a NORMAL signal is generated at output 10 and is turned on. a reset node that leads the device into. initial position. In case of a failed majority scheme 9, the device operates as follows. Suppose, for example, there is a fault of the type 3 in the 3rd channel of the majority device 9. At the 4th clock pulse, the encoder 6 commands the inclusion of the 2nd and 3rd channels of the majority circuit 9, and the signal at its output will be absent. At the output of comparator 2, the signal will also be; scheme 3 is also absent. 5 outputs a signal to the second switch) 1 “th input of the distributor, counter 7 pulses. The reversing valve 4 is switched to its third channel. After the 4th clock pulse expires, with the 5th clock pulse, the encoder 6 turns on the 2nd channel of the majority scheme 9, the comparator 2 opens Scheme 3 AND, the adder 5 modulo two closes, and the counter 7 stores one pulse. Further will work as on the 3rd cycle of normal operation. Upon the arrival of the 6th clock pulse / pattern, the pattern is repeated and counter 7 counts, one more pulse. With a threefold repetition process pulse overflow counters.