Claims (2)
Это достигаетс т&л, что устройство содерж1гг элемент ИЛИ, входы которого соединены с вьрсодами блока триггеров и первыми входами второго форм1фовател эквивалентов, а выход соединен со вто- рым входом блока управлени , входы дво 1гчпо-дес тичного шифратора соедтюны с выходами блока сравйени , а выходы со входами триггеров группы, выход второго форм1фовател двоичных эквивален- тов соединен со вторым входом двоичного вычитатол , а второй вход - с выходом запоминающего блока двоичных эквивалентов . На чертеже представлена функциональна схема предлагаемого устройства. Устройство содержит шину 1 управлени , блок 2 управлени , переключатель 3 эквивалентов, запоминаквдий блок 4 экви валентов, первый формирователь 5 экви- валентов, блок 6 сравнени , двоично-дес тичный шифратор 7, группу 8 триггеров , состо щую из четьфех триггеров 9, выходные шины 10, элемент ИЛИ 11, второй формирователь 12 эквивалентов, двоичный вычитатель 13, регистр 14 сдв га, входную шину 15. Шина 1 управлени предназначена дл автономного пуска устройства. Блок 2 . управлени вырабатьгаает импульсы, необ ходимые дл функционировани всего устройства . Переключатель 3 эквивалентов предназначен дл выборки необходимого эквивалента из запоминающего блока 4. Запоминающий блок 4 -хранит j двоичных эквивалентов вида (0,1.,..0,01....1,10... по одному дл каждого разр да, первый формирователь 5 двоичных эквивалентов формирует дл каждого разр да двоичнодес тичного числа дев ть двоичных эквивалентов , блок 6 сравнени сравнивает содержимое регистра 14 сдвига с двоичным эквивалентом разр дов, двоично-дес тичный шифратор 7 формирует код тетрады двоично-дес тичного числа по признакам , поступающим из блока 6 сравнени группы- 8 триггеров, хранит код тетрады двоично-дес тичного числа. Выходные шины Ю предназначены дл выдачи результата преобразовани , элемент ИЛИ 11 формирует сигнал дл повторного пус ка блока 2 управлени и считьгоани двоичного эквивалента j-го разр да на вто рой формирователь 12 двоичных эквивалентов . Регистр 14 сдвига сдвигает и хранит результаты вычислений. Входна шина 15 предназначена дл записи двоич ного числа, подлежащего преобразованию Преобразование осуществл етс nyravi определени двоичных эквивалентов, дл которых справедливо неравенство С последующим определеннек разностей a Cj-D- V где А. - содержимое регистра 14 сдвига; Э; - эквивалент; j номер дес тичного разр да; - дес тична цифра. Устройство работает следующим образом . По шине 1 поступает сигнал , который запускает блок 2 управлени , вьфабатывающийсигналы ,, необходимые дл автономного функционировани устройства. Одновременно по входной шине 15 поступает преобразуемое двоичное число. Регистр 14 сдвига обеспечивает хранение и вьщачу на 3-й вход блока 5 сравнени исходного двоичного числа, а далее частичных разностей А j . На первый вход блока сравнени в каждом цикле подаютс поочередно дев ть двоичных эквивалентов дес тичных чисел вида Э.--Ъ.(1о--) Эти эквиваленты вырабатываютс первым формировател м 5 эквивалентов. Выборку эквивалентов осуществл ет блок 2 управлени . В исходном положении блок 2 управлени установлен на выборку максимального двоичного эквивалента. Затем возбуждаютс шины меньших по величине эквивалентов.Последовательность вьщачи эквивалентов определ етс значением К: дл правильных дробей (-1, 2 ... 1 ), дл целых чисел - ( 1 -„), ( 1 -2) ...О. Первый и второй формирователи 5 и 12 позвол ют хранить в запоминающем устройстве 4 по одному двоичному эквиваленту на один дес тичный разр д. Блок 6 сравнени возбуждает те выходы , дл соответствующих двоичных эквивалентов которых справедливо неравенство А. . При этом сигналы, вырабатываемые блоксы 6 сравнени поступают на двоично-дес тичный шифратор 7, который выбирает старший эквивалент и формирует тетраду преобразова1шого двоичного числа. Сформирова1ша тетрада поступает с двоично-дес тичного шифратора 7 на блок 8 триггеров. В случае наличи единичного состо ни хот бы одного из триггеров 9 элемент ИЛИ запускает блок 2 управлени , который вырабатьтает сигналы дл повторного считывани того же дво гчного эквивалента из запоминающего устройства , поступающий на первый вход второго формировател 12 эквивалегггов. Тетрада -) 1треобразиваиниго дйаитио-дос пппюго чнс па поступает но входы второго форки ювате л 12 экв1гвалентов, вырабатыва дво1гчный эквивалеит тетргоды 3., Код прообразованиой тетарды снимаетс с шин 1О, а ее двоичный эквивалент .- поступает с выхода второго формировател 12 на второй вход двоичного вьгчитател 13. Так как блок сравнени вьфаботал сигнал, удовлетвор ющий неравенству А 4),j , то операци вы читани двоичного эквивалента Э ;; из двоичного числа (далее из част1гчной раз ности А) возможна. Списанный процесс преобразовани повтор етс в последующих ( j - 1) циклах При этом в каждом цикле вьщел етс очередна тетрада. Число циклов преобра зовани определ етс точностью преобразованного двоично-дес тичного числа. Таким образом, предлагаемое устройс во позвол ет сократить число триггеров блока 8 триггеров с дев ти до четьфех. Так как второй формирователь двоичных эквивалентов сразу формирует эквивалент преобразованной тетрады, то нет необходимости в формировании всех дев ти двоичных эквивалентов, как нет необходимости и в блоке элементов И. Повторное считывание двоичных эквивалентов вида I/ 10 из запоминающего устройства позвол ет при том же времени преобразовани устранить линию задержки, с числом элементов, определ емых разр дностью двоичного эквивалента, считываемого из запоминающего устройства. Формула изобретени Устройство дл преобразовани двоичных чисел в двоично-дес тичные, содер106 жашоо блок упраилони , цсрвь и пх.)д к: торого соединен с lUHiroii ир.чтиюц , но- реключатель эквивалентов, вхид кл,(1ого соединен с первым выходогч блока управлени , запоминающий блок эквивалоитов, вход которого соединен с выходом переключател эквивалентов, первый и второй формирователи экв1талонтов, вход первого из которых соединен с выходом запоминаюшего блока эквивалентов, блок сравнени , первый вход которого соединен с выходом первого форм1фовател эквивалентов , а второй вход - со вторым выходом блока управлени , группу триггеров , двоично-тдес тичный шифратор, двоичный вычитатель и регистр сдвига, вход которого соединен с выходом двоичного вычитател , первый выход - с первым входом двоичного вычитател , а второй выходс третьим входом блока сравнени , о тличающеес тем, что, с целью упрощени ycTpoiicTfea, она содержит элемент ИЛИ, входы которого соед1шены с выходами блока трз1ггеров и первыми входами второго формировател эквивалентов, а выход соединен со вторым входом блока унравлени , входы двоично-дес5ггично- го шифратора соедини1ы с выходами блока сравнени , а выходы - со входами триггеров группы, выход втброго формировател двоичных эквивалентов соединен со вторым входом двоичного вычктател , а второй вход - с выходом запоминающего блока дволнных эквивалентов. Источники информации, прин тые во внимание при эксцертизе 1.Авторское свидетельство СССР NO 395831, кл. Q 06 F 5/02, 1971. It is achieved that the device contains an OR element, whose inputs are connected to the trigger module and the first inputs of the second form equivalent switch, and the output is connected to the second input of the control unit, the inputs of the 1st decimal encoder are connected to the outputs of the comparison unit, and the output with the inputs of the group triggers, the output of the second form-bin binary equivalents is connected to the second input of the binary subtraction, and the second input is connected to the output of the storage block of binary equivalents. The drawing shows a functional diagram of the device. The device contains a control bus 1, a control block 2, a switch of 3 equivalents, a memory of 4 equivalents, a first driver of 5 equivalents, a comparison block 6, a binary decimal encoder 7, a group of 8 flip-flops consisting of 9 triggers, output tires 10, the element OR 11, the second driver 12 equivalents, the binary subtractor 13, the register 14 offset, the input bus 15. The control bus 1 is designed for autonomous start of the device. Block 2. The control produces pulses necessary for the operation of the entire device. The 3 equivalents switch is designed to select the required equivalent from the storage unit 4. The storage unit 4 stores j binary equivalents of the form (0.1., .. 0.01 .... 1.10 ... one for each bit, the first shaper 5 binary equivalents generates nine binary equivalents for each bit of the binary number; comparison unit 6 compares the contents of shift register 14 with the binary equivalent of bits; binary decimal encoder 7 generates a tetrad code of the binary decimal number by signs from blo 6 compares the group of 8 flip-flops, stores the tetrade code of the binary-decimal number. The output buses Yu are intended to produce the result of the conversion, the OR element 11 generates a signal for restarting the control unit 2 and counting the binary equivalent of the j-th bit on the second shaper 12 binary equivalents. Shift register 14 shifts and stores the results of calculations. Input bus 15 is designed to record the binary number to be converted. Conversion is performed by the nyravi definition of binary equivalents, for Inequality holds true With the subsequent determination of the differences a Cj-D- V where A. is the contents of the shift register 14; E; - equivalent; j is the number of decimal places; - decimal figure. The device works as follows. Bus 1 receives a signal that triggers control unit 2, outputting signals that are necessary for the autonomous operation of the device. At the same time on the input bus 15 receives the converted binary number. Shift register 14 provides storage and input to the 3rd input of block 5 comparing the initial binary number, and then partial differences A j. At the first input of the comparison block in each cycle, nine binary equivalents of decimal numbers of the form .-- b are alternately served. (1----) These equivalents are generated by the first generator of 5 equivalents. The selection of equivalents is performed by control block 2. In the initial position, the control unit 2 is set to a sample of the maximum binary equivalent. Then, tires of smaller equivalent are excited. The sequence of higher equivalents is determined by the value of K: for correct fractions (-1, 2 ... 1), for whole numbers - (1 - „), (1 -2) ... О. The first and second formers 5 and 12 allow one binary equivalent to one decimal place to be stored in memory 4. Comparison unit 6 excites those outputs for which the corresponding binary equivalents are A. In this case, the signals generated by the comparison blocks 6 are fed to the binary-decimal encoder 7, which selects the highest equivalent and forms the tetrad of the converted binary number. The tetrad form is fed from the binary-decimal encoder 7 to the block 8 of the trigger. In the case of the presence of a single state of at least one of the triggers 9, the element OR starts the control unit 2, which generates signals for re-reading the same binary equivalent from the memory device arriving at the first input of the second imager 12 eq. The tetrad -) 1 reformatinigo datiitos dos pppugo chns pa enters the second fork of the Yuvat l 12 equivalents, producing a double equivalence of tetragody 3. The code for transforming the tetard is removed from the tires 1O, and its binary equivalent. binary reader 13. Since the comparison block effected a signal satisfying the inequality A 4), j, the read operations are binary equivalent E ;; from the binary number (further from the partial difference of A) is possible. The rewritten conversion process is repeated in subsequent (j - 1) cycles. In this case, each tetrad is assigned to each cycle. The number of conversion cycles is determined by the accuracy of the converted binary-decimal number. Thus, the proposed device allows to reduce the number of triggers of the block of 8 triggers from nine to four. Since the second binary equivalents builder immediately forms the equivalent of the transformed tetrad, it is not necessary to generate all nine binary equivalents, as it is not necessary in the block of elements I. Repeated reading of binary equivalents of the I / 10 type from the storage device allows eliminate the delay line, with the number of elements determined by the binary equivalent, read from the memory. The invention of the device for converting binary numbers to binary-decimal, contains the Jasako unit uprailoni, tsrvi and nh.) To: one is connected to the lUHiroii and chip, the equivalent switch, the keys C, (the first is connected to the first output control unit , the storage unit of equivalents, the input of which is connected to the output of the switch of equivalents, the first and second generators of equivalent balances, the input of the first of which is connected to the output of the storage unit of equivalents, the comparison unit, the first input of which is connected to the output of the first form the second input is with the second output of the control unit, a group of flip-flops, the binary-ten pattern encoder, the binary subtractor and the shift register, whose input is connected to the output of the binary subtractor, the first output to the first input of the binary subtractor, and the second output to the third input Comparison unit, differing in that, in order to simplify the ycTpoiicTfea, it contains an OR element whose inputs are connected to the outputs of the trz1ggers block and the first inputs of the second equalizer, and the output is connected to the second input of the block systematic way, the inputs of the binary-des5ggichno- soedini1y encoder outputs a comparing unit, and outputs - to the inputs of the group of flip-flops, the output binary equivalents vtbrogo shaper connected to the second input binary vychktatel and the second input - to the output memory unit dvolnnyh equivalents. Sources of information taken into account in the examination of excercise 1. USSR author's certificate NO 395831, cl. Q 06 F 5/02, 1971.
2.Авторюкое свидетельство СССР № 523406, кл. G Об F 5/О2, 1973.2.Avtory certificate of the USSR № 523406, cl. G About F 5 / O2, 1973.