(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ(54) SYNCHRONIZATION DEVICE
Иэббретение относитс к технике св зи и может использоватьс в устройствах автоматической подстройки фазы с дискретным представлением информации. Известно устройство синхронизации содержащее последовательно соединенные генератор и делитель частоты, вы хода которого соответственно подключены ко входам четырех дешифраторов при этом выходы первого и второго дешифраторов подключены ко входам фазового дискриминатора, а выходы третьего и четвертого дешифраторов подключены ко входам сумматора l . Однако известное устройство недостаточно быстродейственно. Цель изобретени - повьлшение быстродействи устройства. Дл этого в предлагаемое устройство синхронизации введены инвертор и дополнительный сумматор, при этом выход фазового дискриминатора подклю чен к другому входу третьего дешифра тора, а через инвертор к другому входу четвертого дешифратора, причем выход сумматора через дополнительный сумматор подключен к другому входу делител частоты, а выход фазового дискриминатора подключен к другому входу дополнительного сумматора. На чертеже представлена структурна электрическа схема предлагаемого устройства. Устройство синхронизации содержит последовательно соединенные генератор 1 и делитель 2 частоты, четыре дешифратора 3-6 , фазовый дискриминатор 7, сумматор В, инвертор 9 и дополнительный сумматор 10. Устройство работае т следующим образом. На вход фазового дискриминатора 7 поступают короткие импульсы, соответствующие фронтам информационных посылок 11 зк ; которые представл ют собой периодическую последовательность 6- -функций (единичных импульсных функций), следующих через интервалы времени. На другие входы фазового дискриминатора 7 поступают сигналы тактовой частоты с выходов дешифраторов 3 и 4, В результате с выхода фазового дискриминатора 7 нулевой сигнал через инвертор 9 разрешает работу дешифратору 6, а дешифратор 5 при этом заблокирован, так как на его управл н ций вход поступает нулевойThe assignment relates to communication technology and can be used in devices for automatic phase adjustment with discrete presentation of information. A synchronization device is known comprising a generator and a frequency divider connected in series, the output of which is respectively connected to the inputs of four decoders while the outputs of the first and second decoders are connected to the inputs of the phase discriminator and the outputs of the third and fourth decoders are connected to the inputs of the adder l. However, the known device is not fast enough. The purpose of the invention is to increase the speed of the device. To do this, the proposed synchronization device includes an inverter and an additional adder, the output of the phase discriminator is connected to another input of the third decoder, and through the inverter to another input of the fourth decoder, the output of the adder through an additional adder connected to another input of the frequency divider, and the output phase discriminator connected to another input of the additional adder. The drawing shows a structural electrical circuit of the proposed device. The synchronization device comprises a series-connected generator 1 and a divider 2 frequencies, four decoders 3-6, a phase discriminator 7, an adder B, an inverter 9 and an additional adder 10. The device operates as follows. The input of the phase discriminator 7 receives short pulses corresponding to the fronts of information parcels 11 z; which are a periodic sequence of 6 -functions (single impulse functions) following intervals of time. The other inputs of the phase discriminator 7 receive clock frequency signals from the outputs of the decoders 3 and 4. As a result, from the output of the phase discriminator 7, the zero signal through the inverter 9 allows the decoder 6 to work, and the decoder 5 is blocked because it controls the input null