SU640311A1 - Вычислительное устройство дл определени соотношений между частотными сигналами - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано в системах фазовой автоподстройкн частоты (ФАПЧ) в фазовых системах управлени  электроприводами, в частности в регул торах скорости и соотношени  скоростей .

Известны вычислительные устройства дл  определени  соотношений, в частности разностн частотных сигналов 1, содержащие триггеры, коммутаторы, интеграторы, формирователи сигналов и логические элементы .

Недостатком известных устройств  вл етс  относительно узкий класс решаемых задач.

Наиболее близким техническим решением к данному изобретению  вл етс  вычислительное устройство дл  определени  соотношений между частотными сигналами 2, содержащее триггер, установочные входы которого  вл ютс  входами устройства, а выходы подключены к управл ющим входам первого коммутатора, интегратор со сбросом, управл ющий вход ключа сброса которого подсоединен через блок задержки к выходу формировател  сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напр жение, квадратор, первый фиксатор нулевого пор дка, первый

ключ, элемент И и последовательно соединенные выпр митель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного

вторым входом к выходу формировател  сигналов, вход первого ключа соединен с входом выпр мител  н с выходом интегратора со сбросом, а его выход подключен к входу нервого фиксатора нулевого пор дка, выход которого  вл етс  первым выходом Зстройства, входы преобразовател  частоты в нанр жение н счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управл ющим входам второго коммутатора, выход которого соединен с входом интегратора со сбросом, вход формировател  сигналов подсоединен к выходу счетного триггера.

Недостатком прототипа  вл етс  ограниченные функциональные возможности, так как он дает лишь информацию о разностной частоте (первой разности) входных частотно-импульсных последовательностей (ЧИП)

АГ /зад-/ос,(1)

где /зад - частота задающей ЧИП;

/ос - частота ЧИП обратной св зи. Этой информации  вно недостаточно дл  получени  высоких статических и динами3

ческих показателей в фазовых системах при использовании прототипа в качестве входного узла.

С другой стороны известно, что введение в закон регулировани  фазовых систем интегральной составл ющей от ошибки но частоте

t

2irj Affif S,(2)

о

где Дф - фазовый сдвиг между входными ЧИП (например, при ), пропорциональный ошибке но пути 5 дл  случа  фазового электропривода;

дифференциальной составл юш,ей от ошибки по частоте

Д/-Дср ,

(3) dt

где дл  случа  фазового электропривода производна  от разностной частоты соответствует ошибке по ускорению привода а, суш,ественно повышает их статические и динамические характеристики соответственно .

Целью изобретени ,  вл етс  расширение функциональных возможностей известного устройства за счет определени  производной и интеграла разностной частоты.

Поставленна  цель достигаетс  тем, что устройство содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого пор дка, выходы которых  вл ютс  соответственно вторым и третьим входами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого пор дка, а управл ющий вход ключа сброса дополнительного интегратора со сбросом - с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управл ющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор - к выходу первого фиксатора нулевого пор дка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого пор дка, управл ющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержки подсоединен к управл ющему входу первого ключа, информационный вход и выход первого коммутатора соединены соответственно с выходом преобразовател  частоты в напр жение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора.

Такое устройство имеет более широкие функциональные возможности за счет получени  дополнительной информации о разностной частоте входных ЧИП.

Па фиг. 1 изображена схема устройства; на фиг. 2 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит основной триггер 1, установочные входы которого  вл ютс  входами устройства, а выходы подключены к управл ющим входам первого коммутатора 2, интегратор 3 со сбросом, управл ющий вход ключа 4 сброса которого подсоединен через блок 5 задержки к выходу формировател  6 сигналов, счетный триггер 7, второй коммутатор 8, преобразователь 9 частоты в напр жение, подсоединенный к квадратору 10 через первый коммутатор 2, первый фиксатор И нулевого пор дка , первый ключ 12, элемент И 13 и последовательно соединенные выпр митель

14, пороговый элемент 15 и элемент ПЕ 16, выход которого соединен с первым входом элемента И 13, подключенного вторым входом и выходом соответственно к выходу формировател  6 сигналов и к управл ющему входу ключа 12 через блок 17 задержки , вход этого ключа соединен со входом выпр мител  14 и с выходом интегратора 3, а его выход подключен ко входу фиксатора 11, входы преобразовател  9

частоты в напр жение, счетного триггера 7 и дополнительного блока 18 задержки соединены с одннм из входов устройства, а их выходы подключены соответственно к свободным входам порогового элемента 15 и к

управл ющим входам коммутатора 8, к управл ющему входу ключа 19 сброса. Информационный вход коммутатора 8 подключен к выходу первого коммутатора 2 через квадратор 10, а выход - ко входу интегратора 3, вход формировател  6 сигналов подсоединен к выходу счетного триггера 7, вход дополнительного интегратора 20 со сбросом соединен с информационным выходом коммутатора 2, а выход - с фиксатором 21 нулевого пор дка через второй ключ 22, причем управл ющий вход ключа 22 подключен ко входу устройства. Входы сумматора 23 подключены через инвертор 24 к выходу фиксатора 11 нулевого уровн  пор дка и к выходу интегратора 3 со сбросом , а выход - к третьему фиксатору 25 нулевого пор дка через третий ключ 26, управл ющий вход которого подсоединен к выходу элемента И 13 и входу блока задержки 17.

Коммутатор 2 или 8 состоит, например, из двух цепей, работающих поочередно, причем, если перва  цепь - инвертор 27 и ключ 28 перемены знака, то втора  -

ключ 29 перемены знака.

Устройство работает следующим образом.

Па преобразователь 9, один из входов

триггера 1, на вход триггера 7 со счетным

входом и дополнительный блок 18 задержки подаетс  задающа  ЧИП /зад по фиг. 2а, а на другой вход триггера 1 подаетс  ЧИП обратной св зи foe по фиг. 26. При этом на выходах основного триггера 1 получаем сигналы по фиг. 2в и 2г. Эти сигналы поступают к управл ющим входам первого коммутатора 2. Выходной сигнал преобразовател  9 U, K,f, поступает через коммутатор 2 на входы квадратора 10 и дополнительного интегратора 20. При этом сигнал Uz на выходе коммутатора 2 имеет вид по фиг. 2д. На выходе дополнительного интегратора 20 получим сигнал по фиг. 2 ив св зи с периодическим замыканием ключа 19 сброса от импульсов, задержанных относительно задающей ЧИП /зад на врем  TO и поступающих на его управл ющий вход из дополнительного блока 18 задержки, причем конечное значение интеграла в конце каждого периода Гзад 1//зад Т . ,. .-., ha, f3.,dt f/20A| Г„-4Г,/ зад .K,f,: -(Пад-24Г,), где 20 - посто нна  интегрировани  дополнительного интегратора 20 со сбросом (дл  простоты на рассматриваемом интервале считаем /зад посто нной величиной). На фиг. 2д начальный сдвиг по фазе между входными ЧИП где АГ - этот же сдвиг между ЧИП во времени. С учетом (6) f/20K по (5) принимает в общем случае вид К. ..-. .(тг- ср), где Аф - наблюдаема  часть фазового сдвига (). В момент кратковременного замыкани  второго ключа 22, работающего от импульсов /зад, поступающих на его управл ющий вход со входа устройства, сигналы С/2ок передаютс  на второй фиксатор 21 нулевого пор дка, причем на его выходе мы получаем напр жение Uz по фиг. 2к (f/2i С/2ок). Сигнал f/2, пройд  через квадратор 10 без искажений формы, имеет амплитуду ,,„./г1/ и поступает на сигнальный вход второго коммутатора 8, на управл ющие входы которого подаютс  сигналы по фиг. 2е, 2ж с выходов счетного триггера 7. В св зи с этим сигнал на выходе второго коммутатора f/8 имеет вид по рис. 2л. Сигнал С/8 пост пает на вход интегратора 3 со сбросом и на выходе последнего преобразуетс  к виду UZK. показанному на фиг. 2м, в св зи с периодическим замыканием ключа 4 сброса, на управл ющий вход которого с блока 5 задержки поступают импульсы с задержкой Т2 относительно задающей ЧИП (см. фиг. 2а, 2з). РЪвестно, что начальный сдвиг по фиг. 2д ДГ, - (Пад - Т-ос) А/Гзад Пс, (9) где А/ /зад-foe - разностна  частота. Определим конечное значение интеграла f/sK на выходе интегратора 3 в момент поступлени  каждого нечетного импульса из задающей ЧИП (при периодичности интервалов интегрировани  27зад) с учетом фиг. 2л. т) -АГ. / . 2 -зад- посто нна  интегрировани  интегратора 3. С учетом (8) и (10) fflO-Kg f Af. в момент кратковременного замыкани  ключа 12 от импульсов, поступающих на его управл ющий вход с блока задержки 17 с задержкой TI () относительно задающей ЧИП (см. фиг. 2а. 2з), сигналы USK передаютс  на фиксатор И, причем на его выходе мы получим напр жение f/n по фиг. 2н. Область применени  устройства - малое рассогласование частот входных сигналов , т. е. отнощение частот входных сигналов 5С - .1 -ос в св зи с этим сигнал U,,UsKСигнал и и (1). соответствующий (f), пройд  через инвертор 24, поступает с противоположным знаком вместе с текущим сигналом UZK на вход сумматора 23 и в момент поступлени  очередного нечетного импульса задающей ЧИП формирователь 6 сигналов формирует импульсы (см. фиг. 2з), которые через элемент И 13 при отсутствии

«запрета поступают на управл ющий вход ключа 26, т. е. на фиксатор 25 нулевого пор дка передаетс  сигнал

U,,(i+l)(i+)U,,(i)

(+1)-Д/(01-АоД7, (14)

где А /-втора  разность частот входных ЧИП.

Дл  рассматриваемого соотношени  входных ЧИП (при А/ const) сигнал будет иметь вид по фиг. 2о.

Необходимо отметить, что в случае фазово го сдвига, превышающего 2 , т. е. в зоне

Аф 2 /С (, 1, 2, ...), возможны кратковременные всплески производных Аф и Аф, которые могут исказить работу устройства (см. пунктирные линии на фиг. 2л-2о). Дл  ликвидации этого отрицательного  влени  предусмотрен контроль за уровнем конечного значени  интеграла UZK (цепочка: выпр митель 14, пороговый элемент 15, элемент НЕ 16), причем сигнал оп, подаваемый с выхода преобразовател  9 на свободный вход порогового элемента 15, пропорционален частоте. В св зи с этим задаетс  варьируемый допустимый уровень ошибки А/ в зависимости от текущего значени  /зад, т. е. относительное значение А/

ошибки

ДЛЯ обеспечени  надежной

А:

работы устройства в широком диапазоне

частоты /задПри на выходе порогового элемента 15 формируетс  сигнал «1, который , проход  через элемент НЕ, преобразуетс  в сигнал «О, поступающий на первый вход элемента И и блокирующий (запрещающий ) прохождение импульсов с выхода формировател  сигналов 6 на ключи 12, 26.

Таким образом по (7), (13), (14) видно, что на выходах фиксаторов 21, 11 и 25 мы получаем сигналы, пропорциональные интегральной составл ющей от АД А/ и дифференциалу от Af соответственно, причем получение сигналов по (7) и (14) дает дополнительную по сравнению с основным устройством информацию о изменении разностной частоты, существенно расщир   его функциональные возможности, а следовательно , и область применени .

Применение вычислительного устройства дл  определени  соотнощений между частотными сигналами в качестве входного узла различных фазовых систем регулировани  позвол ет расщирить область вт гивани  их в синхронизм и удержание в синхронизме при различных внешних возм одени х , а следовательно, расщирить область применени  фазовых систем, например, систем регулировани  электропривода за счет оперативной выдачи информации об ощибках по пути, скорости и ускорению от одного датчика на валу привода, если информаци  о характере вращени  вала выдаетс  в виде частотного сигнала.

Claims (2)

1.Авторское свидетельство СССР № 377799, кл. G 06G 7/14, 1972.

2.За вка № 2166191, кл. G 06G 7/14, 1975, по которой прин то полол ительное решение о выдаче авторского свидетельства.

S

X

-aT z/iTj

(A

У/////Л

r

%л

i.H

« гг

л Mff

2

222/:2

/,J

«-f;,

«J,

%|

.

22

22

V/////A V/////,

V/////.

x

x J

I Л