SU610127A1 - Устройство дл определени разности частотных сигналов - Google Patents

Устройство дл определени разности частотных сигналов

Info

Publication number
SU610127A1
SU610127A1 SU752166191A SU2166191A SU610127A1 SU 610127 A1 SU610127 A1 SU 610127A1 SU 752166191 A SU752166191 A SU 752166191A SU 2166191 A SU2166191 A SU 2166191A SU 610127 A1 SU610127 A1 SU 610127A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
signal
frequency
inputs
Prior art date
Application number
SU752166191A
Other languages
English (en)
Inventor
Юлий Борисович Соколовский
Original Assignee
Sokolovskij Yulij B
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sokolovskij Yulij B filed Critical Sokolovskij Yulij B
Priority to SU752166191A priority Critical patent/SU610127A1/ru
Application granted granted Critical
Publication of SU610127A1 publication Critical patent/SU610127A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ РАЗНОСТИ ЧАСТОТНЫХ СИГНАЛОВ
Вход формировател  сигналов подсоединен к выходу счетного триггера, вход квадратора - к информационному вхолу первого коммутатора
На фиг. 1 изображена принципиальна  схема устройства на фиг.2 - временные диаграммы его работы„
Устройство содержит триггер 1, установочные входы которого  вл ютс  .входами устройства, а выходы а , 6 подключены к управл ющим входам первого коммутатора 2, интегратор со сбросом 3 управл ющий вход ключа сброса 4 которого подсоединен через блок задержки 5 к выходу формировател  сигналов 6, счетный триггер 7, второй коммутатор 8, последовательно соединенные преоб«разователь .частоты в напр жение 9 и квадратор 10, фиксатор нулевого пор дка 11, ключ 12, элемент И 13 и последовательно соединенные выпр г штель 14 пороговый элемент 15 и элемент НЕ 16. Выход последнего соединен с первыгл входом элемента И 13, подключенного вторым входом и выходом соответственно к выходу формировател  сигналов б и к управл ющему , входу ключа 12, Вход ключа соединен со входом выпр мител  14 и с выходом интегратора 3, а выходсо входом фиксатора .нулевого пор дка 11, выход которого  вл етс  выходом устройства. Входы преобразовател  частоты в напр жение 9 и счетного триггера 7 соединены с одним из входов устройства , а выходы подключены соответственно к свободным ёходам порогового элемента 15 и к управл ющим входам второго коммутатора 8,информационный вход которого подключен к выходу первО го коммутатора 2,а выход-ко входу интегратора со сбросом ЗоВход формировател  сигналов 6 подсоединен к выходу триггера .7,а выход квадратора 10-к информационному входу коммутатора 2.
Коммутатор 8 состоит, например, из двух цепей, работающих поочередно Причем, если перва  цепь-инвертор 17 и ключ перемены знака 18, то втора . - ключ перемены знака 19.
Устройство работает следующим образом .
На преобразователь 9, один из входов триггера 1 и триггер 7 подаетс  задающа  частотна  импульсна  последовательность (ЧИП) JjQ3 (фиг.2а) . На другой вход триггера 1 подаетс  ЧИП обратной св зи (фиг.26).При этом на выходах а и триггера 1 получаем сигналы (фиг,2,в,г), которые поступают к управл ющим входам коммутатора 2 (аналогично коммутатору 8). Выходной сигнал преобразовател  9
9 K9-fjaB ()
поступает на квадратор 10, с выхода которого снимаетс  сигнал
,„-кд{ д (г)
Пройд  через коммутатор 2, сигнал с квадратора 10 имеет вид, показанный на фиг,2, д (с амплитудой 1Г,о )
Одновременно на выходах аи У триггера 7 формируютс  послбдователь5 нести пр моугольных импульсов со
скважностью 2 (фиг,2, е,ж). Эти импульсы дают команды на поочередное замыкание ключей 18, 19 коммутатора 8. Сигнал и проход , через коммутатор 8, преобразуетс  в сигнал Ug (фиг.2,з) и поступает на вход интегратора 3.
Пр моугольные импульсы с выхода i S триггера 7 (фиг.2, ж) поступают через формирователь 6 ( укорачивающий их 5 до малой длительности Г $, - , напри-, мер, на фиг.2,а по передне1 у фронту) к первому входу элем.ента И 13 и блок задержки 5 на врем  T.j (фиг.2,и) к цепи управлени  ключа сброса 4 интегратора 3, обеспечива  его периодическое кратковременное замыкание от каждого, например, нечетного импульса из задающей ЧИП . , задержанного на врем  Т.
в результате на выходе интегратора 3 в процессе работы устройства получаем сигнал1Г5(фиг.2к. В.;-слтуча х, когда напр жение Uj по модулюнепревышает Едп , на выходе элемента И 13. формируетс  импульс длительностью Гд, обеспечивающий краТ:Ковременное замыкание ключа 12.При этом провод тс  замер (фиг.2 л) и фиксаци  конечного значени  интеграла и,,,, в фиксаторе 11 (фиг. 2, м) .
Однако Б зоне фазового сдвига между ВХОДНЫМИ ЧИП
( r-gs К-0,1,2,... -п) (2) возможен кратковременный всплеск проiC
изводной
получаемой в виде конечного значени  интеграла
(на4К пример, на фиг,2, к).
Сигнал Ецп пропорционален текуще.му значению частоты fjQ.a. При этом конечное значение интеграла интегратора Ujn пропорционально разностной частоте входных ЧИП Af поэтому выбором коэффициента Х (Ео„ K.f g) определ ем предельную величину ошибки if устройства независимо от текущего значени  .g , меньшую всплеска производной .
В этом случае в момент прихода импульса с формировател  б сигнал с выхода выпр мител  14 t ЕОП пороговый элемент 15 срабатывает,на его выходе по вл етсй оигнал 1 , а на выходе элемента НЕ- 1-& -сигнал О , который поступает на второй вход элемента И 13. вэтом .случае на выходе элемента И 13 не формируетс  импульс, ключ 12 не замыкаетс , а на фиксаторе 11 остаетс  ранее зафиксированный сигнал (пунктирна  лини  на фиг.2, м),

Claims (3)

  1. Необходимо отметить, что Т «i L-г:/ liпричем врем  Т, выбрано из услови  надежной передачи конечного значени  интеграла Uj и его фиксаци в фиксаторе 11. Блок .задержки 5 обес печивает запаздывание переднего фрон та управл ющего импульса ключа 4 относительно заднего фронта импульса с формировател  6 на врем  Т аёобхо димое дл  замыкани  ключа 12. Ниже приведены математические соотношени  зависимости выходного сигн ла устройства - преобразовател  двух частотных сигналов. Из фиг.2в - начальный .сдвиг по фазе между входными ЧИП ,,, . Ill , с.) iafl. где ЛТ - тот же сдвиг между ЧИП во времени. Известно, что .. (Tjaa-V) fVa-Toc где .,-разностна  частота; Тр 7- Т У период разно - ной частоты. Определим конечное значение интег рала Uj,K. на интервале интегрировани Т,, S 2Tja3 (фиг.2,а,к) с учетом формулы (2) тт Ь Twi-ATj г, . , USK-f/ dt -/ di).24T, (S) Tsaj-iT, гЧазХ (при uTj« 1лТ,) , где Tj - посто нна  интегрировани  и тегратора 3; ,,.. - сигнал с выхода квадра - тора С учетом формул (4) и (5) на выхо де устройства получаем сигнал и,„..и.-- billLa. ,iL. W. Ла . аiaSIoc j ioc Область применени  рассматриваемого устройства - малое рассогласование частот входных сигналов, т.е. отноше ние частот входных сигналов (7) В св зи с формулой (7) с достаточно высокой степенью приближени  выходно сигнал устройства Uftbvxl -if , (8) Таким образом, выходной сигнал ус ройства преобразовани  двух частотны сигналов в аналоговый сигнал пропорц онален по формуле (8) разности часто Предложенное устройство работает с достаточно высоким быстродействием. Его запаздывание равное не более, чем двум периодам задающей частоты fjaS t в то врем  как в известном устройстве посто нна  узла усреднени  на пор док больше. Диапазон рабочих частот устройства принципиально не ограничен ( при идеальных элементах), в то врем  как в известном устройстве он ограничен посто нными времени инерционных звеньев. Этому способствует также то, что Ед пропорционально f . Формула изобретени  Устройство дл  определени  разности частотных сигналов, содержащее триггер , установочные входы которого  вл ютс  входами устройства, а выходы подключены к управл ющим входам первого коммутатора, и интегратор со сбросом, улравл ющий вход ключа сброса которого подсоединен через блок задержки к выходу формировател сигналов, отличающеес  тем, что, с целью расширений частотного диапазона, оно содержит счетный триггер, второй коммутатор , последовательно соединенные преобразователь частоты в напр жение и квадратор , фиксатор нулевого пор дка,ключ, элемент И и лоследовательно соединенные выпр митель, пороговый элемент и элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом и выходом соответственно к выходу формировател  сигналов и к управл ющему входу ключа) вход ключа соединен со входом выпр мител  и с выходом интегратора со сбросом, а его выход подключен ко входу фиксатора нулевого пор дка, выход которого  вл етс  выходом устройства; входы преобразовател  частоты в напр жение и счетного триггера соединены с одним из входов устройства, а их выходы подключены соответственно к свободным входам порогового элемента и к управл ющим входам второго коммутатора, информационный вход которого подключен к выходу первого коммутатора, а выход ко входу и.нтегратора со сбросом; вход формировател  сигналов подсоединен к выходу счетного триггера, выход квадратора подключен к информационному входу первого коммутатора. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР 213977,кЛ.&Об & 7/14, 1968.
  2. 2.Авторское свидетельство СССР 377799, кл. & 06 & 7/14, 1970.
  3. 3.Патент Франции 1388840, кл. & 05 Р, 1970.
    fjod
    .
    и to
    to
    г и,
    , V
    ntx
    //
    0
    0
    5
    8 г
SU752166191A 1975-08-19 1975-08-19 Устройство дл определени разности частотных сигналов SU610127A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU752166191A SU610127A1 (ru) 1975-08-19 1975-08-19 Устройство дл определени разности частотных сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU752166191A SU610127A1 (ru) 1975-08-19 1975-08-19 Устройство дл определени разности частотных сигналов

Publications (1)

Publication Number Publication Date
SU610127A1 true SU610127A1 (ru) 1978-06-05

Family

ID=20629792

Family Applications (1)

Application Number Title Priority Date Filing Date
SU752166191A SU610127A1 (ru) 1975-08-19 1975-08-19 Устройство дл определени разности частотных сигналов

Country Status (1)

Country Link
SU (1) SU610127A1 (ru)

Similar Documents

Publication Publication Date Title
US3553597A (en) F.m. to p.a.m. converter
SU610127A1 (ru) Устройство дл определени разности частотных сигналов
SU1150695A1 (ru) Устройство дл сравнени фаз двух электрических величин
GB2102226A (en) Analog to digital converter
JPH0215374Y2 (ru)
SU733102A1 (ru) Цифровой вольтметр
JPS62254069A (ja) 電力変換装置の電圧,電流検出方式
SU661378A1 (ru) Цифровой измеритель мощности
SU1111253A1 (ru) Преобразователь напр жени в частоту
SU640311A1 (ru) Вычислительное устройство дл определени соотношений между частотными сигналами
SU1045348A1 (ru) Удвоитель частоты следовани импульсов
SU805199A1 (ru) Инфранизкочастотный цифровой фазометр- чАСТОТОМЕР
SU997046A1 (ru) Устройство дл измерени разности частот
US3543166A (en) Duty cycle module
SU1151995A2 (ru) Перемножающее устройство
SU840854A1 (ru) Генератор функций уолша
SU1476403A2 (ru) Преобразователь разности фаз в напр жение
SU661775A1 (ru) Преобразователь периода следовани импульсов в напр жение
SU627419A1 (ru) Преобразователь частоты
SU926764A1 (ru) Преобразователь переменного напр жени в код
SU1511697A1 (ru) Преобразователь амплитуды импульсов в посто нное напр жение "Галс-4
SU444995A1 (ru) Фазовый детектор
SU369399A1 (ru) I всесоюзная
SU1429288A1 (ru) Фазовый компаратор
SU1337811A1 (ru) Преобразователь разности фаз в напр жение